2019夏数字逻辑设计（张彦航）答案-中国大学慕课

第1周——初识数字逻辑

1.2 编码随堂测验

1、已知某数的余3码为100010101001，求出与之对应的二进制数，并将所得二进制数转换为典型GRAY码。
    A、二进制数：1001000000 典型GRAY码：1101100000
    B、二进制数：010101110110 典型GRAY码：011111001101
    C、二进制数：1001000011 典型GRAY码：1101100010
    D、二进制数：1000111101 典型GRAY码：110010011

2、2421BCD码11001110，对应的十进制数是( )，对应的二进制数为( ）
    A、68 1000100
    B、206 1000100
    C、68 01101000
    D、206 01101000

第1周测验

1、给定一组余3码为 10010101，将其转换到标准格雷码是（）
    A、100001
    B、1011111
    C、1110000
    D、111110
    E、11011111
    F、10010010
    G、以上都不对

2、给定一组6311BCD码为 01010011，将其转换到标准格雷码是（）
    A、111111
    B、101010
    C、01111010
    D、01000010
    E、以上都不对

3、给定一组5421BCD码为 10011011，将其转换到二进制数是（）
    A、1000100
    B、1100110
    C、100011
    D、00111000
    E、以上都不对

4、给定一组二进制数 101011，将其转换到8421BCD码是（）
    A、01000011
    B、0101011
    C、111110
    D、以上都不对

5、给定一组余3码为 10000111，则它表示的十进制数是（）
    A、54
    B、87
    C、84
    D、135
    E、132
    F、以上都不对

6、十进制数28，将它表示为余3码是（）
    A、01011011
    B、11100
    C、00110001
    D、01100011
    E、以上都不对

7、给定一组余3码为 01001000，将其转换到8421BCD码是（）
    A、00010101
    B、01000101
    C、01111011
    D、以上都不对

8、给定一组2421BCD码为 11001110，将其转换到二进制数是（）
    A、1000100
    B、01101000
    C、10011011
    D、以上都不对

第2周——万丈高楼平地起：逻辑代数基础

2.3 逻辑函数的表示方法随堂测验

1、逻辑函数的标准或与式（和之积），关注的是使函数输出结果为0的所有输入取值的组合

2.5 代数化简法随堂测验

1、使用代数化简法得到的逻辑函数的最简表达式是唯一的

3.1 最大项最小项表达式随堂测验

1、逻辑函数的最大项表达式，就是标准或与式；而最小项表达式就是标准与或式。

第2周测验

1、下列几种说法中正确的是（ ）。
    A、逻辑函数的卡诺图是唯一的。
    B、逻辑函数的最简或与式（和之积）不一定是唯一的。
    C、逻辑函数的标准与或式是唯一的。
    D、任何逻辑函数都可以用最小项之积表示。
    E、任何逻辑函数都可以用最大项之和表示。
    F、以上都不对

2、某逻辑函数F的反函数为： ， 则原函数F的对偶函数的最简与或式(即积之和)为（ ）。
    A、
    B、
    C、
    D、
    E、以上都不对

3、5个变量最多可构成（ ）个最小项，每个5变量最小项有（ ）个相邻项。
    A、 5
    B、 7
    C、10 5
    D、10 7
    E、以上都不对

4、已知逻辑表达式 ，与它功能相等的函数表达式是（ ）
    A、
    B、
    C、
    D、

5、利用公式化简法将逻辑函数 F=ABC+A(BC)'+BC+B'C+A 化简为最简与或式的结果是（ ）
    A、F=A+C
    B、F=A+BC+B'C
    C、F=A+BC+B'C+A(BC)'
    D、以上均不是

6、利用公式化简法将逻辑函数 F=AB'C+A'+B+C' 化简为最简与或式的结果是（ ）
    A、1
    B、A'+B'C+B+C'
    C、A'+B+C+C'
    D、A'+B

7、利用公式化简法将表达式(A+BC)+(DE+F)(A+BC)'化简为最简与或式的结果是（ ）。
    A、A+BC+DE+F
    B、A+BC+DE
    C、A+BC+F
    D、A+DE+F

8、利用公式化简法将表达式(A'B+C+D)(A'B+D)化简为最简与或式的结果是（ ）。
    A、A'B+D
    B、AB+C+D
    C、AB+D
    D、A'B+C

9、下面电路的输出结果是( )。
    A、Y=A+B
    B、Y=AB
    C、Y=A+AB
    D、Y=AB+B

10、化简表达式 (A+B)(C+B)(D'+B)(ACD'+E)，结果是( )。
    A、ACD’+BE
    B、A+DE
    C、A+BC+DE
    D、A+B+DE

11、下面电路的输出结果是( )。
    A、F=A’B
    B、F=AB’
    C、F=A+B
    D、F=AB

12、下面电路的输出结果是( )。
    A、G=T’
    B、G=T
    C、G=R’
    D、G=T’R

13、下面电路的输出结果是( )。
    A、Z=ABC
    B、Z=A+C+B
    C、Z=A+BC
    D、Z= C+BA

14、写出图示电路的逻辑表达式( )。
    A、A⊕B
    B、A+B’
    C、A+B
    D、0

15、写出图示电路的逻辑表达式( )。
    A、ABC’
    B、ABC+B’
    C、ABC’+B
    D、ABC

16、写出波形图对应的Y的逻辑表达式( )。
    A、ABC’+AB’C+A’BC
    B、ABC+B’
    C、ABC’+B
    D、ABC

17、将表达式 Y=A’BC+AC+B’C 化为最小项之和的形式为（ ）。
    A、A’BC+AB’C+ABC+A’B’C
    B、ABC+B’
    C、ABC’+B
    D、ABC’+AB’C+A’BC

18、将表达式 Y=(A+B)(A’+C’+B’) 化为最大项之积的形式为（ ）。
    A、(A+B+C’)( A+B+C)( A’+B’+C’)
    B、(A+B’+C)( A+B+C)( A’+B’+C’)
    C、ABC’+B
    D、ABC’+AB’C+A’BC

19、利用公式化简法将逻辑函数表达式 AC’+ABC+ACD’+CD，化简为最简与或式的结果是（ ）。
    A、A+CD
    B、A’
    C、AC’
    D、C

20、利用公式化简法将逻辑函数表达式 BC’+ABC’E+B’(A’D’+AD)’+B(AD’+A’D)，化简为最简与或式的结果是（ ）。
    A、BC’+AD’+A’D
    B、BC+AD+AD
    C、BC+AD’+A’D
    D、BC’+AD+A’D

21、利用公式化简法将逻辑函数表达式 ((A’+B’)D)’+(A’B’+BD)C’+A’C’BD+D’，化简为最简与或式的结果是（ ）。
    A、AB+D’+A’C’
    B、A’
    C、AB+D+A’C’
    D、AC’

22、利用公式化简法将逻辑函数表达式 AB’+A’C+C’D’+D，化简为最简与或式的结果是（ ）。
    A、A’+B’+C’+D
    B、A’+B+C’+D
    C、BC
    D、AC’

23、如图所示波形，A和B为输入信号，C为输出信号，其反映的逻辑关系可能是（ ）。
    A、异或
    B、与
    C、同或
    D、或

24、逻辑函数 F=A⊕B 和 G= A⊙B，满足以下关系（ ）。
    A、F'=G
    B、F=G'
    C、F=G⊕1
    D、F'=G⊕1
    E、F=(G⊕1)'
    F、FG=1

25、断开图中1和3的连线及2和4的连线，将1和4连通，2和3连通，分别写出电路修改前后灯F与开关A和B之间的表达式（ ）。
    A、修改前：F=A⊙B 修改后：F=A⊕B
    B、修改前：F=A⊕B 修改后：F=A⊙B
    C、修改前：F=AB 修改后：F=A+B
    D、修改前：F=A+B 修改后：F=AB
    E、修改前：F=(AB)' 修改后：F=(A+B)'

26、简化如下电路，要求化简后用到的逻辑门的数量最少，并且不改变器件结构（不能改变原题中的逻辑门特征，即只有与门、或门、非门三种逻辑门，并且每个逻辑门的输入端不能超过2个）。
    A、F3=(AB+C)'D
    B、F=(A'+B')C'D
    C、F=(AB)'C'D
    D、A'C'D+B'C'D

第3周——方圆之间的神奇：卡诺图化简

4.3 带无关项的卡诺图化简随堂测验

1、卡诺图化简的最简结果不一定是唯一的。

2、当卡诺图中有无关项存在时，卡诺圈里首先要尽可能保证里面的无关项最多。

第3周测验

1、利用卡诺图法化简函数 F(ABCD)=∑m(0,1,4,5,10,11,14,15)+∑d(2,3,6,7)为最简与或式( )。其中∑d( .)为无关项。
    A、F=A'+C
    B、F=A'C'+AC
    C、F=A'C'+CD+CD'
    D、F=A'B'+A'B+CD+CD'

2、判断下列哪些逻辑函数是等效的？( )。 X=AC+BD+AB'D' Y=AB+AB'D'+A'BC' Z=BD+AB'D'+ACD+ABC
    A、X和Z是等效的
    B、X和Y是等效的
    C、Y和Z是等效的
    D、X、Y和Z都是等效的
    E、这里不存在等效函数

3、利用卡诺图化简逻辑函数 F(ABCD)=Σm(0,2,3,5,6,8,9）+ Σd(10,11,12,13,14,15），其中∑d( .)为无关项 ，以下正确的是（ ）。
    A、F=A+CD’+B’C+B’D’+BC’D
    B、F=AB'+CD’+B’C+B’D’+BC’D
    C、F=AB'+CD’+A'B’C+B’D’+BC’D
    D、F=A+CD’+A'B’C+B’D’+BC’D

4、将逻辑函数 F=[(a'+d'+b'c)(b+d+ac')]'+b'c'd'+a'c'd 化简为最简与或式（ ）。
    A、abd+c'd+b'd'
    B、abd+c'd+b'd'+b'c'
    C、abd+c'd+b'cd'+b'c'
    D、abcd+c'd+b'd'

5、已知: F1(ABC)=∏M(0,4,5,6 ), F2(ABC)=∏M(0,4,7 ) 要求计算 F1+F2的最简与或式( )。
    A、F=B+C
    B、F=B'C+BC+BC'
    C、F=BC'+C
    D、B'C+B

6、下列几种说法中正确的是（ ）。
    A、若 X⊕Y = X⊕Z，则 Y = Z
    B、若 X+Y = X+Z，则 Y = Z
    C、若 XY = XZ，则 Y = Z
    D、以上说法均错误
    E、以上说法均正确

7、下列说法错误的是（ ）。
    A、最小项 的对偶式 与最大项 相等，即：
    B、全部最小项之和恒为1
    C、最小项的反是最大项, 即：
    D、任意两个不同的最小项 和 ( )的乘积恒为0

8、已知: F1=AB+A'C+B'D, F2=AB'C'D+A'CD+BCD+B'C 要求计算 F1⊕F2的最简与或式( )。
    A、F1⊕F2=A'B'C'D+ABC'+BCD'+ACD'
    B、F1⊕F2=ABD+A'B'C+CD
    C、F1⊕F2=AB+C+B'D
    D、以上均不正确

9、某逻辑函数 F = AB'+BC'+CD'+A'D+A'C，利用卡诺图法化简为最简与或式，最多可以得到( )种正确结果。
    A、4
    B、3
    C、2
    D、1

10、利用卡诺图化简逻辑函数 F(ABCD)=Σm(0,2,3,4,5,6,11,12）+ Σd(8,9,10,13,14,15），其中∑d( .)为无关项，以下正确的是（ ）。
    A、F=D'+B'C+BC'
    B、F=C'D'+ CD'+B'C+BC'
    C、F=D'+B'CD+BC'
    D、F=D'+B'CD+BC'D

11、逻辑函数 F=A⊕B⊕C，G=A⊙B⊙C，则下列说法正确的是（ ）。
    A、F=G
    B、F=G'
    C、FG=0
    D、FG=1

12、下列说法错误的是（ ）。
    A、若逻辑函数F(ABC)=∏M(0,2,5),则F'=Σm(0,3,5）
    B、若 ，则
    C、若(X+Y)'=(XY)',则 X = Y
    D、若 X+Y=X+Z，且XY=XZ，则 Y = Z

13、下列说法正确的是（ ）。
    A、用卡诺图可判断出逻辑函数F(ABCD)=B'D'+A'D'+C'D'+ACD',与逻辑函数G(ABCD)=B'D+CD+A'C'D+ABD互为反函数。
    B、逻辑函数F=A'(B+C'D)+AC的反函数为: A+B'C+AD'+C
    C、用卡诺图可判断出逻辑函数F(ABCD)=(AB'+A'B)C'+(AB'+A'B)'C,与逻辑函数G(ABCD)=(AB+BC+AC)'(A+B+C)互为对偶函数。
    D、卡诺图法适合于多变量函数的化简，变量个数越多越方便。

14、利用卡诺图求逻辑函数 F(ABCD)=（A+C')(A+B)(A'+C)(B+D')(B+C')的最简或与式(和之积)为（ ）。
    A、F = B(A'+C)(A+C')
    B、F = B+A'C+AC'
    C、F = B'(A+C')(A'+C)
    D、F = B'+A'C+AC'

15、某逻辑函数F的卡诺图如下，化简结果正确的是( )。
    A、
    B、
    C、
    D、
    E、以上都不对

16、下列几种说法中正确的是（ ）。
    A、逻辑函数的标准与或式是唯一的。
    B、逻辑函数的最简或与式（和之积）不一定是唯一的。
    C、逻辑函数的卡诺图是唯一的。
    D、任何逻辑函数都可以用最小项之积表示。
    E、以上都不对

第4周——玩转逻辑门：组合逻辑电路_1

5.1 门电路的级数随堂测验

1、对于一个给定的组合逻辑函数，可以用二级门电路表示。

5.3 多输出电路的设计随堂测验

1、对于一个多输出组合逻辑函数，只要每个输出都能化简到最简表达式，则整个电路实现就一定是最简。

第4周测验

1、表达式Z=(AB+C)(D+E+FG)+H+J 对应电路的级数为（ ）级。
    A、4
    B、5
    C、6
    D、3

2、Y的逻辑表达式为（ ）。
    A、ABC+B’D+C’D
    B、BC+ABCD’+B’D+C’D
    C、BC+AB’CD+B’D+C’D
    D、BC+AB’CD’+B’D+CD

3、下图所示电路的逻辑表达式是( )。
    A、F1=A⊕B, F2=AB
    B、F1=A'B+AB', F2=AB
    C、F1=(AB)', F2=AB
    D、F1=AB, F2=A+B
    E、F=(A'B+AB')',F2=A'B'

4、下图所示电路的逻辑功能是( )。
    A、当输入完全一致时，输出为“1”
    B、三输入等值比较器
    C、加法器
    D、减法器
    E、没有明显的逻辑功能

5、图示电路的逻辑表达式为（ ）。
    A、Y = (D + E'+ S')A
    B、Y = (D + E'+ S')[(D + E'+ S')A+(D + E'+ S')'BC]
    C、Y = (D + E'+ S')(A+BC)
    D、Y = (D + E'+ S')ABC
    E、Y = (D + E'+ S')[(D + E'+ S')BC+(D + E'+ S')'A]

6、下图所示电路的逻辑功能是( )。
    A、1位二进制全加器
    B、1位二进制除法器
    C、1位二进制全减器
    D、1位二进制乘法器

7、下图所示电路的逻辑功能是( )。
    A、1位二进制全加器
    B、1位二进制全减器
    C、1位二进制乘法器
    D、1位二进制除法器

8、设计一个组合逻辑电路，输入为一个4位二进制数 ,当输入能被2或3整除时，要求电路输出端Y输出一个高电平；否则输出低电平。下面电路设计过程中有错误的是（ ）。
    A、 设计完成的逻辑图为：
    B、 设计完成的逻辑图为：
    C、真值表为：
    D、化简后的逻辑函数表达式为：

9、设计一个3变量排队电路，要求：三个输入信号A,B,C单独输入时，分别输出 、 、 ；当多个输入信号同时输入时，任一时刻只能输出优先级最高的一个信号，优先级顺序依次是A，B,C。下面电路设计过程中有错误的是（ ）。
    A、设计完成的逻辑图为：
    B、设计完成的逻辑图为：
    C、真值表为：
    D、真值表为：
    E、化简后的逻辑函数表达式为：

10、用单一逻辑门（与或非门）设计一个4变量少数淘汰电路。当输入变量A，B，C，D中有两个或两个以下为1时，输出端Y为高电平；否则输出低电平。下面电路设计过程中有错误的是（ ）。
    A、输出函数表达式为： Y = ∑m(7,11,13,14,15)
    B、输出函数表达式为： Y = ABD + ABC + BCD + ACD
    C、真值表为：
    D、输出函数表达式为： Y = (ABD + ABC + BCD + ACD)'
    E、设计完成的逻辑图为：

11、设计可以实现函数F(A, B, C, D) = Σm(5, 10, 11, 12, 13)的最简三级与非门电路。 下面给出的设计正确的是（ ）。
    A、
    B、变换表达式为下列形式即可： F(A, B, C, D) = [(ABC'+ BC'D + AB'C)']'
    C、变换表达式为下列形式即可： F(A, B, C, D) = [(ABC')' (BC'D)' (AB'C)']'
    D、变换表达式为下列形式即可： F(A, B, C, D) = ABC'+ BC'D + AB'C

12、设计能实现逻辑函数 F(a, b, c, d) = a'bd + ac'd的二级门电路，下面设计中存在错误的是（ ）。
    A、
    B、
    C、
    D、
    E、
    F、

13、分析图示电路的逻辑功能，输出的逻辑表达式为（ ）。
    A、Y = (A⊕B⊕C)'
    B、Y = A⊕B⊕C
    C、Y = [(AB)'C']'
    D、Y = [A(AB)']'[B(AB)']'C'

第5周——险象环生：组合逻辑电路_2

5.5 几种典型的组合逻辑部件（二）随堂测验

1、三态门的输出总共有三种逻辑状态。

2、对于大多数的逻辑器件而言（如或非门、或门），它们的输出端都可以象OC门一样直接连在一起使用

6.2 险象的判断及消除随堂测验

1、对于一个存在险象的逻辑电路而言，只有当满足某种特定输入取值时，“毛刺”才会出现。

第5周测验

1、输出端可直接相连，实现线与逻辑功能的是（ ）。
    A、集电极开路OC门
    B、三态门
    C、所有TTL与非门
    D、所有逻辑门

2、组合逻辑电路中的险象是由于( )引起的。
    A、电路中的时延
    B、电路未达到最简
    C、电路有多个输出
    D、逻辑门种类不同

3、下列说法错误的是（ ）。
    A、组合逻辑电路中的竞争是由逻辑设计错误引起的。
    B、在组合逻辑电路中，由竞争引起的险象是一种瞬间的错误现象。
    C、在组合逻辑电路中，险象只有在输入变量的取值为某种特定情况下才会发生。
    D、可以采用增加冗余项的方法消除险象
    E、在组合逻辑电路中，由竞争引起的险象时时刻刻都有，是无法避免的。

4、下面的电路用于实现逻辑函数 F = AB'D+BC'D'+BCD,目前该电路运行不正常。由于门1、门2和门3的输入线缠绕很紧密，检查输入是否正确很费时，只需要跟踪检查连接不正确的地方即可。当A=B=0、C=D=1时，门4的输入和输出如下图所示。请判断哪一个逻辑门有故障或连接有问题。
    A、门3
    B、门2
    C、门1
    D、门4

5、下面的电路用于实现逻辑函数 F = (A'+B+C'D)[A+B'+(C'+D')(C+D)],电路搭好后发现，当A=C=0、B=D=1时，输出结果F是错误的值。经检查，门1的输出G=0，其他逻辑门的输入和输出如下图所示。请判断哪一个逻辑门有故障或连接有问题。
    A、门4
    B、门7
    C、门2
    D、门1
    E、门3
    F、门5
    G、门6

6、逻辑函数 F = (A + C)(A′+ D′)(B′+ C′+ D)，在输入变量为特定取值时，共有（ ）处相邻的卡诺圈会产生险象。
    A、共有4处，如下图
    B、共有3处，如下图
    C、共有2处，如下图
    D、共有3处，如下图

7、OC门（集电极开路门）在使用时须在（ ）和（ ）之间接一个电阻。
    A、输出端；电源
    B、输出端；地
    C、输出端；输入端
    D、输入端；电源

8、TTL三态与非门（彩色部分）构成的电路如下图所示，在给定输入取值分别为ABC=100、ABC=111的情况下，输出端F的值分别为（ ）。
    A、1,0
    B、0,0
    C、0,1
    D、1,1
    E、输出不确定

9、逻辑函数 F=B'CD+ABD'+A'BD 在输入变量特定取值为（ ）时会产生险象。
    A、ACD=011
    B、ABC=001
    C、ACD=101
    D、ABC=110

10、如图所示，当AB的值为（ ）时，当输入变量C发生变化时，可能产生错误的“0”。
    A、11
    B、00
    C、01
    D、10

11、OC门组成的电路如下图所示，当输入分别是ABC=110、ABC=100时，输出端L1的值分别是（ ）。
    A、0,1
    B、0,0
    C、1,1
    D、1,0
    E、输出值不确定

12、4位二进制串行加法器与4位二进制并行加法器比较，下面哪个说法正确（ ）。
    A、4位二进制串行加法器运算速度较慢
    B、两者的运算速度一样快
    C、4位二进制并行加法器的设计更为简单，连线更少。
    D、两者的连线数量一样多

13、由集成四位全加器 74LS283 和或非门构成的电路如下图所示，已知输入 DCBA 为 8421BCD码 ，对该电路的分析正确的是（ ）。
    A、输出XYZP为5421BCD码
    B、B1、B0 的表达式为：D+CB+CA
    C、输出XYZP为4221BCD码
    D、输出XYZP为2421BCD码
    E、B1、B0 的表达式为：DC+BCA

14、在函数F=AB+CD的真值表中，F=1的状态有（ ）个。
    A、7
    B、2
    C、4
    D、3
    E、6
    F、8

第6周——数字逻辑的基石：组合逻辑电路_3

7.2 二进制译码器随堂测验

1、对于译码输出低有效的二进制译码器（如74LS138），它的8个输出分别对应由输入构成的8个最大项。

7.3 代码转换译码器及显示译码器随堂测验

1、七段显示译码器（如74LS147）就是能驱动7段显示数码管显示7个不同字符的一种组合逻辑部件

第6周测验

1、下图是由8选1数据选择器构成的电路，当 取值为01时，输出端Y的表达式为（ ）。
    A、Y = A⊕B
    B、Y = AB
    C、Y = A
    D、Y = B

2、某全减器，被减数A，减数B，低位借位信号J0，差D，向高位的借位J，在下面的设计中，存在错误的是（ ）。
    A、全减器真值表
    B、用单一逻辑门（与非门）设计实现
    C、用74LS138芯片及与非门设计实现
    D、用双4选1数据选择器芯片74LS153及基本逻辑门设计实现

3、下图中利用译码器芯片74LS138和与非门实现的组合逻辑函数P1的表达式是（ ）。
    A、P1(A,B) = ∑m(0,3)
    B、P1(A,B) = (A'B')(AB)
    C、P1(A,B) = ∑m(1,2,3)
    D、P1(A,B) = A+BA'+AB

4、对下图所示电路分析存在错误的是（ ）。
    A、该电路的功能为一位半加器
    B、L = A'B
    C、G = AB'
    D、Q = A'B'+AB
    E、该电路的功能为一位数码比较器

5、某水仓装有大小两台水泵排水，如下图所示。试设计一个水泵启动、停止逻辑控制电路。具体要求是当水位在H以上时，大小水泵同时开动；水位在H、M之间时，只开大泵；水位在M、L之间时，只开小泵；水位在L以下时，停止排水。下面的设计过程存在错误的是（ ）。
    A、表达式： F2 = M F1 = L + H'M
    B、真值表
    C、卡诺图化简
    D、表达式： F2 = M F1 = LM' + H

6、下图所示电路由多个数据选择器构成，给出的分析中，存在错误的是（ ）。
    A、输出端F的最小项表达式为： F(A,B,C,D)= ∑m(0,4,6,7,10,13,15)
    B、输出端F的表达式为：
    C、D0 = B'C'A'+B'CA+BC'A'+BCA'
    D、D1 = B'C'A+B'C•0+BC'•1+BC(A'⊕A)
    E、D1 = AC'+B
    F、输出端F的表达式为： F(A,B,C,D)= A'B'C'D'+AB'CD'+A'BC'D'+A'BCD'+AC'D+BD

7、电路如下图所示，下面给出的分析过程存在错误的是（ ）。
    A、当控制信号M=1时，为输入全一致电路；当控制信号M=0时，为多数表决电路。
    B、输出表达式为：Y=M'BC+M'AC+M'AB+ABC+MA'B'C'
    C、卡诺图化简：
    D、输出表达式为：Y=MBC+MAC+MAB+M'ABC+M'A'B'C'

8、利用一片双4选1数据选择器74HC153连接的电路如下图所示，其中 是选择控制端，下面给出的分析过程正确的是（ ）。
    A、输出端Y1=AB'+A'B
    B、输出端Y2=AB+A'B'
    C、输出端Y1=A'+ B
    D、输出端Y2=A + B
    E、输出端Y1=A'+ B'

9、实现两个4位二进制数相乘的组合电路，应有（ ）个输出。
    A、8
    B、4
    C、10
    D、12

10、已知七段数码显示器中b段的逻辑表达式为：b = D+C'D'+A'B'C+AB。其中DCBA是输入的8421BCD码，下面给出的DCBA的各种状态，不能使b段发亮的是（ ）,该数码管高电平点亮。
    A、DCBA=0101
    B、DCBA=0110
    C、DCBA=0000
    D、DCBA=0001
    E、DCBA=0010
    F、DCBA=1001
    G、DCBA=0111

11、在下图给出的电路中，4个与门的输入分别为A'B', A'B, AB', AB时，该电路的等效功能是（ ）。
    A、4选1数据选择器
    B、译码器
    C、编码器
    D、比较器

12、下图给出的是一个4线-10线译码器的框图和真值表，如果将该译码器改做一个3线-8线译码器使用，那么下面操作正确的是（ ）。
    A、将BCD作为输入，同时A=0。
    B、将BCD作为输入，同时A=1。
    C、将ABC作为输入，同时D=0。
    D、将ABC作为输入，同时D=1。
    E、将ACD作为输入，同时B=0。
    F、将ACD作为输入，同时B=1。
    G、将ABD作为输入，同时C=0。
    H、将ABD作为输入，同时C=1。

13、下面给出的电路中，不能正确实现全加器功能的是（ ）。
    A、
    B、
    C、
    D、

14、下面给出的电路中，不能正确描述其功能的是（ ）。
    A、如果AB=1X，输出端Z的值不确定。
    B、电路功能是一个3选1数据选择器
    C、如果AB=00,输出端
    D、如果AB=01,输出端

15、已知输入信号A、B、C的波形，图示电路的输出波形正确的是（ ）。其中74HC151是8选1数据选择器。
    A、
    B、
    C、
    D、

16、对下面的电路功能分析正确的是( )。
    A、化简后逻辑函数表达式为：F = A'B+C
    B、化简后逻辑函数表达式为：F = B⊕C
    C、逻辑函数表达式为：
    D、逻辑函数表达式为：
    E、化简后逻辑函数表达式为：F = AB+C'

17、某工厂有三个车间X,Y,Z和一个自备电站，站内有二台发电机A和B，B的发电能力是A的二倍。如果一个车间开工，启动A就可满足要求；如果两个车间开工，启动B就可满足要求；如果三个车间开工，则A和B都应启动才能满足要求。设计一个控制线路，控制A和B的启动。下面给出的设计过程存在错误的是( )。
    A、用双四选一74153芯片及基本逻辑门实现：
    B、真值表：
    C、用与非门实现：
    D、用双四选一74153芯片及基本逻辑门实现：

18、设计一个监控交通信号灯工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯R,A,G组成。正常工作时，任何时候只有一盏灯亮，而其它状态时，电路发生故障，要求发出故障信号Z，以提示维护人员前去修理。下面给出的设计过程存在错误的是( )。
    A、真值表：
    B、真值表：
    C、逻辑函数表达式：
    D、利用与非门设计实现：
    E、利用3线-8线译码器芯片74138及基本逻辑门设计实现：

19、对下面的电路功能分析存在错误的是( )。
    A、真值表：
    B、逻辑函数表达式：
    C、真值表：
    D、逻辑功能：EN是三态使能端，EN=0电路输出高阻态， EN=1，电路正常工作，此时若S=0，则F=B；S=1，F=A。

20、设计一个能驱动七段数码管的显示译码器，该电路共有A、B、C、D四个输入端，任何时刻只允许按下一个按键。当依次按下A、B、C、D四个按键，数码管上分别显示对应的字符A(大写)、b（小写）、C（大写）、d(小写)，初始状态没有键按下时，数码管显示数字0。写出最简与或式，其中数码管为共阴极连接（即对应字段送高电平点亮）。下面给出的设计过程错在错误的是（ ）。
    A、化简后的表达式：
    B、真值表：
    C、
    D、
    E、利用卡诺图化简时，可以圈“1”，得到最简与或式

21、分析并计算指定的地址译码范围，下面给出的计算结果正确的是（ ）。
    A、整个地址译码器的全地址译码范围：280H-2BFH
    B、设备1的地址译码范围：2A0H-2A7H
    C、整个地址译码器的全地址译码范围：280H-2FFH
    D、设备1的地址译码范围：280H-28FH
    E、整个地址译码器的全地址译码范围：280H-28FH

22、分析并计算指定的地址译码范围，下面给出的计算结果正确的是（ ）。
    A、整个电路的全地址译码范围：440H-47FH
    B、设备1的地址译码范围：478H-47FH
    C、整个电路的全地址译码范围：470H-4FFH
    D、设备1的地址译码范围：440H-4FFH
    E、整个电路的全地址译码范围：470H-47FH
    F、设备1的地址译码范围：478H-4FFH

第7周——走在时间的边沿：触发器

8.2 触发器随堂测验

1、描述触发器功能的方法包括（ ）。
    A、次态方程
    B、时序波形图
    C、状态转换图
    D、驱动表（或驱动方程）

8.4 触发器类型转换随堂测验

1、将RS触发器的S端与Q'相连，将R端和Q相连，转换后的触发器是（ ）。
    A、T'
    B、JK
    C、D
    D、T

第7周测验

1、电路如图所示，设触发器的初态为“0”，边沿触发。 下面给出的在给定输入时钟作用下的各输出端波形，正确的是（ ）。
    A、
    B、
    C、
    D、
    E、
    F、

2、给定某JK触发器的输入波形，设触发器的初态为“0”。下面给出的结论正确的是（ ）。
    A、上升沿触发的JK触发器的输出波形应该如下图所示：
    B、下降沿触发的JK触发器的输出波形应该如下图所示：
    C、上升沿触发的JK触发器的输出波形应该如下图所示：
    D、下降沿触发的JK触发器的输出波形应该如下图所示：
    E、下降沿触发的JK触发器的输出波形应该如下图所示：
    F、上升沿触发的JK触发器的输出波形应该如下图所示：

3、给定某JK触发器的输入波形，设触发器的初态为“0”，边沿触发。下面给出的结论正确的是（ ）。
    A、
    B、
    C、
    D、

4、下面给出了图示电路的状态方程，存在错误的是（ ）。
    A、
    B、
    C、
    D、

5、不用任何逻辑门，将JK触发器转换成 T' 触发器，下面给出的转换方法存在错误的是（ ）。
    A、
    B、
    C、
    D、

6、由一个与门、一个或门和一个反相器构成的锁存器如下图所示，下面给出的关于该锁存器的分析错误的是（ ）。
    A、该锁存器的特性表：
    B、该锁存器的特性表：
    C、该锁存器的次态方程：
    D、当输入端不同时取值为R=1且H=0时，能使P已知等于Q'

7、某边沿触发器如下图所示，给定输入波形，其中Preset端是异步置1端，Clear是异步清零端，均为低电平有效，关于该触发器下列给出的分析错误的是（ ）。
    A、输出波形：
    B、CE作为数据选择器的选择控制端，用来决定D触发器的输入来源于哪里。
    C、该触发器是下降沿触发。
    D、当CE=0时，D=Q，时钟下降沿到来触发器执行保持功能。
    E、当CE=1时， ，时钟下降沿到来触发器存入外界输入数据 。

8、为了实现将D触发器转换为T触发器，下图所示的红色矩形框中应是（ ）。
    A、异或门
    B、同或门
    C、与非门
    D、或非门

9、某触发器的功能如下表（a）所示，A、B为触发器的输入端。若完成表(b)所示状态转换，试确定该触发器的状态激励输入，填写在表(b)中，要求考虑各种可能的激励情况。
    A、
    B、
    C、
    D、

10、某触发器(下降沿工作) 功能如下表所示， 该触发器有两个输入端L和M。在CP时钟脉冲作用下，要使触发器从0态转变为1态,则输入信号可以是（ ）。
    A、L=0, M=0
    B、L=0, M=1
    C、L=1, M=0
    D、L=1, M=1
    E、只要L=1即可
    F、只要M=1即可

11、在RS触发器、D触发器、T触发器、JK触发器中，功能最全的是（ ）。
    A、JK触发器
    B、D触发器
    C、T触发器
    D、RS触发器

12、将下图中的JK触发器转换为D触发器，则红色方框中应添加的逻辑门是（ ）。
    A、非门
    B、或门
    C、与门
    D、或非门

13、下图给出的是一个D触发器，ClrN是清零端，下面对于该触发器的分析存在错误的是（ ）。
    A、输入输出波形：
    B、该触发器是同步清零方式。
    C、输入输出波形：
    D、该触发器是异步清零方式。
    E、该触发器是上升沿触发。

14、一个M-N触发器的工作特性如下： 如果 MN=00，触发器的次态为0； 如果 MN=01，触发器的次态与现态相同； 如果 MN=10，触发器的次态与现态相反； 如果 MN=11，触发器的次态为1； 若完成下表所示状态转换，试确定该触发器的状态激励输入，填写在表中，要求考虑各种可能的激励情况。
    A、
    B、
    C、
    D、

15、一个U-V触发器的工作特性如下： 如果 UV=00，触发器状态不变； 如果 UV=10，触发器的次态为0； 如果 UV=11，触发器状态翻转； 不允许出现 UV=01的输入组合； 若完成下表所示状态转换，试确定该触发器的状态激励输入，填写在表中，要求考虑各种可能的激励情况。并给出该触发器的次态方程（ ）。
    A、次态方程：Q+=U’Q+VQ’ 激励表:
    B、次态方程：Q+=V’Q+UQ’ 激励表:
    C、次态方程：Q+=U’Q+VQ’ 激励表:
    D、次态方程：Q+=V’Q+UQ’ 激励表:

16、已知某触发器的时钟CP，异步置0端为RD（低电平有效），异步置1端为SD（低电平有效），控制输入端Vi和输出Q的波形如图所示，根据波形可判断这个触发器是（ ）。
    A、下降沿T触发器
    B、上升沿D触发器
    C、上升沿T触发器
    D、下降沿D触发器

17、JK触发器在CP脉冲作用下，欲使 Qn+1 = Qn'，则输入信号应为（ ）
    A、J = Qn' ， K = Qn
    B、J = K = 0
    C、J = Qn， K = Qn'
    D、J = Qn， K = 0

第8周——与时间打交道：时序逻辑电路的分析

9.1 基本寄存器随堂测验

1、设计一个n位的寄存器，总共需要n个触发器。

9.5 计数器举例随堂测验

1、n个触发器构成的环形计数器，它的有效循环状态中的状态总数是（ ）。
    A、2*n
    B、n
    C、
    D、n+1

9.7 时序逻辑电路的分析随堂测验

1、由于异步时序逻辑电路不允许两个或两个以上的输入端同时出现脉冲信号，所以当电路有n个输入时，只允许出现（ ）种输入取值组合。
    A、n+1
    B、2*n
    C、n
    D、

2、下列器件（ ）可以作为同步时序逻辑电路的存储元件
    A、D触发器
    B、T触发器
    C、JK触发器
    D、基本RS锁存器

3、同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。

第8周测验

1、已知某触发器的时钟为CP，异步置0端为RD，异步置1端为SD，Vi和Q为输入和输出，给定如下波形图，根据波形可判断这个触发器是（ ）。
    A、上升沿T触发器
    B、下降沿T触发器
    C、上升沿D触发器
    D、下降沿D触发器

2、对于上升沿触发的T触发器，CP为时钟端，若现态Qn=1，欲使次态 ，可以是（ ）。
    A、cp↑,且T=0
    B、cp↑,且T=Q’
    C、只要cp不给上升沿，T给什么信号都可以。
    D、cp↑,且T=Q
    E、cp↑,且T=1
    F、只要cp给上升沿，T给什么信号都可以。

3、边沿触发方式的JK触发器的状态方程为: 则下面J和K的取值正确的是（ ）。
    A、J=B，K=（A+C）B'
    B、J=B，K=（A'C'+B)'
    C、K=B，J=（A+C）B'
    D、J=0，K=A'C'+B
    E、J=1，K=(A'C'+B)'

4、JK触发器在CP时钟脉冲作用下，要使 ,则输入信号可以是（ ）。
    A、J=K=0
    B、J=Q, K=Q'
    C、J=Q, K=0
    D、J=Q', K=Q
    E、J=K=1
    F、J=0,K=Q'

5、下列几种说法中错误的是（ ）。
    A、对于下降沿触发的JK触发器而言，只有当时钟下降沿到来、且J=K=0时，触发器才能实现保持功能，否则，其它任何时候都无法做到。
    B、具有异步清零端的边沿触发器，只要清零信号有效，触发器就可以回零，不需要等待时钟边沿到来。
    C、对于同步清零方式的边沿触发器，即使清零信号有效，但是没有有效的时钟边沿，触发器也不能实现回零。
    D、边沿T触发器翻转功能的实现，必须等有效时钟边沿到来，且T=1。

6、电路如下图所示，设触发器的初态为“0”，边沿触发。 给定触发器的输入波形，下面给出的结论正确的是（ ）。
    A、输出端波形：
    B、输出端表达式：
    C、输出端波形：
    D、输出端表达式：

7、电路如下图所示，设触发器的初态均为“0”，边沿触发。 给定触发器的输入波形，下面给出的结论错误的是（ ）。
    A、输出端波形：
    B、输出端波形：
    C、此电路是异步时序。
    D、清零端：

8、电路如下图所示，设触发器的初态均为“0”，边沿触发。 给定触发器的输入波形，下面给出的结论错误的是（ ）。
    A、输出端波形：
    B、两个触发器都是下降沿触发。
    C、这是异步时序逻辑电路。
    D、输出端波形：

9、电路如图所示，给定时钟信号的波形，触发器边沿触发，下面对该电路的分析过程存在错误的是（ ）。
    A、输出端波形：
    B、这是异步时序逻辑。
    C、输出端波形：
    D、所有触发器均是下降沿触发。

10、电路如图所示，给定时钟信号的波形，触发器边沿触发，下面对该电路的分析过程存在错误的是（ ）。
    A、输出端波形：
    B、输出端波形：
    C、这是异步时序逻辑。
    D、所有触发器均是上升沿触发。

11、电路如图所示，给定时钟信号的波形，触发器边沿触发，下面对该电路的分析过程存在错误的是（ ）。
    A、两个触发器的输出波形为：
    B、两个触发器一个是上升沿触发，一个是下降沿触发。
    C、两个触发器同步清零。
    D、两个触发器的输出波形为：

12、电路的输入波形如下，设触发器的初态为0，均为边沿触发。下面给出的分析存在错误的是（ ）。
    A、输出端波形：
    B、输出端波形：
    C、图中的D触发器是上升沿触发，JK触发器是下降沿触发。
    D、图中电路是异步时序逻辑。

13、电路的输入波形如下，设触发器的初态为0，均为边沿触发。下面给出的分析存在错误的是（ ）。
    A、输出波形：
    B、这是同步米里型时序逻辑电路。
    C、两个触发器都是上升沿触发。
    D、输出表达式：

14、某时序电路如下图所示。设触发器的初态均为0，边沿触发， 为异步清零端。下面给出的对该电路的分析存在错误的是（ ）。
    A、
    B、电路的输出波形：
    C、
    D、

15、某时序逻辑电路如下图所示，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析存在错误的是（ ）。
    A、X=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形：
    B、电路的状态方程：
    C、逻辑功能为 当X=0时，为2位二进制减法计数器；当X=1时，为3进制减法计数器。
    D、电路的输出方程：

16、某时序逻辑电路如下图所示，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析存在错误的是（ ）。
    A、
    B、驱动方程：
    C、状态方程：
    D、状态转换图：
    E、状态转换表：

17、在图示电路中，由D触发器构成的六位移位寄存器输出 Q6 Q5 Q4 Q3 Q2 Q1的初态为010100，JK触发器的初态为0，边沿触发。右移串行输入端 ，下面给出的对该电路的分析正确的是（ ）。
    A、输入输出波形：
    B、输出方程：B=A+Q
    C、输入输出波形：
    D、输入输出波形：

18、某时序逻辑电路如下图所示，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析存在错误的是（ ）。
    A、状态转换图为：
    B、该电路为异步时序逻辑。
    C、输入输出波形：
    D、整个电路为异步模六计数器
    E、状态转换图为：

19、某时序逻辑电路如下图所示，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析正确的是（）。
    A、电路功能为同步模6加法计数器
    B、电路功能为同步模8加法计数器
    C、输入输出波形：
    D、输入输出波形：
    E、电路功能为同步模7加法计数器

20、某时序逻辑电路如下图所示，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析正确的是（ ）。
    A、状态转换图：
    B、状态转换图：
    C、状态转换表：
    D、状态转换表：

21、某时序逻辑电路如下图所示，假设触发器的初始状态均为0，边沿触发。当状态为110时，下面给出的对该电路的分析正确的是（ ）。
    A、状态转换图：
    B、状态转换图：
    C、状态转换图：
    D、状态转换图：

22、下图表示一个3位移位寄存器，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析正确的是（）。
    A、状态转换图：
    B、状态转换图：
    C、状态转换图：
    D、状态转换图：

23、用 D 触发器（上升沿触发）及门电路设计一个如下图所示的节拍发生器，下面给出的设计存在错误的是（ ）。
    A、用3个D触发器构成模6计数器，其中 为计数器输出端的组合逻辑输出,计数器的状态转换真值表如下所示： 根据状态转换真值表得到输出方程：
    B、用6个D触发器构成移位寄存器型计数器，其中 ,状态图如下所示： 逻辑图：
    C、用3个D触发器构成模6计数器，其中 为计数器输出端的组合逻辑输出,计数器的状态图如下所示：
    D、用3个D触发器构成模6计数器，其中 为计数器输出端的组合逻辑输出,计数器的状态转换真值表如下所示： 根据状态转换真值表得到输出方程：

24、由D触发器构成的某时序电路如下图所示，下面给出的分析正确的是（ ）。
    A、状态转换图：
    B、状态转换图：
    C、状态转换图：
    D、次态方程：
    E、次态方程：

25、某时序电路如下图所示，电路由1片4位二进制计数器、1片3线-8线译码器、1片8D锁存器组成，下面给出的分析正确的是（ ）。
    A、电路的输入输出波形图：
    B、电路功能是顺序脉冲发生器
    C、电路的输入输出波形图：
    D、电路功能是模16计数器
    E、电路功能是模12计数器
    F、电路功能是模8计数器

26、在下列逻辑部件中，不属于时序逻辑电路的是（ ）。
    A、数据选择器
    B、译码器
    C、计数器
    D、寄存器
    E、触发器
    F、节拍发生器

第9周——触发器用起来：同步时序逻辑电路的设计_1

10.2 利用触发器设计同步时序逻辑_原始状态图及状态表随堂测验

1、对于计数器设计，由于模值M是给定的，所以电路的状态数就给定了，并不需要状态化简，状态编码也可以根据要求直接确定。

10.3 利用触发器设计同步时序逻辑_状态表化简随堂测验

1、等效状态和相容状态均具有传递性。

10.4 利用触发器设计同步时序逻辑_状态分配随堂测验

1、同步时序电路设计中，状态编码采用相邻编码原则的主要目的是（ ）。
    A、减少电路中的逻辑门
    B、减少电路中的触发器
    C、提高电路速度
    D、减少电路的级数

第9周测验

1、根据给出的状态表，隐含表填写正确的是（ ）。
    A、
    B、
    C、
    D、

2、利用隐含表找出下面表中所有的等价状态（ ）。
    A、a ≡ c, b ≡ d, b ≡ e, d ≡ e
    B、a ≡ c, b ≡ d, a ≡ e, d ≡ e
    C、a ≡ d, b ≡ d, b ≡ e, d ≡ c
    D、a ≡ b, b ≡ d, b ≡ e, c ≡ e

3、利用隐含表化简下面的原始状态表（ ）。
    A、
    B、
    C、
    D、

4、利用隐含表转出下面不完全定义状态表中所有的最大兼容状态类（ ）。
    A、3个最大兼容状态类：（S0,S1）,(S1,S2),(S0,S3)
    B、3个最大兼容状态类：（S0,S2）,(S1,S3),(S0,S3)
    C、3个最大兼容状态类：（S2,S3）,(S1,S3),(S0,S3)
    D、3个最大兼容状态类：（S0,S1）,(S1,S2),(S1,S3)

5、化简下面的状态表，使得状态数最少（ ）。
    A、
    B、
    C、
    D、

6、某时序电路有两个输入X1,X2和一个输出Z，下面给出的是该电路的原始状态图，利用隐含表的方法化简为最简状态图（ ）。
    A、
    B、
    C、
    D、

7、给出下面状态转换表对应的状态转换图( )。
    A、
    B、
    C、
    D、

8、给出下面状态转换表对应的状态转换图( )。
    A、
    B、
    C、
    D、

9、画出下面时序电路的状态转换表，并指出该时序电路的类型（ ）。
    A、摩尔型时序逻辑电路，状态转换表：
    B、摩尔型时序逻辑电路，状态转换表：
    C、米里型时序逻辑电路，状态转换表：
    D、米里型时序逻辑电路，状态转换表：

10、某时序电路的输出表达式为：Z=X'B'+XB，该时序电路属于那种类型？ 下面给出的该时序电路的状态转换表缺少输出值，请完善该状态转换表，并画出状态转换图。下面所给解答完全正确的是（ ）。
    A、米里型时序逻辑电路，完善后的状态转换表及状态转换图：
    B、米里型时序逻辑电路，完善后的状态转换表及状态转换图：
    C、摩尔型时序逻辑电路，完善后的状态转换表及状态转换图：
    D、摩尔型时序逻辑电路，完善后的状态转换表及状态转换图：

11、某计数器电路如下图所示，求计数器的模值，并画出状态转换图，下面给出的分析过程正确的是（ ）。
    A、驱动方程：
    B、驱动方程：
    C、状态转换图：
    D、状态转换图：
    E、状态转换图：
    F、模5计数器
    G、模6计数器

12、下面的说法正确的是（ ）。
    A、等效状态具有传递性
    B、等效状态与相容状态都不具备传递性
    C、相容状态具有传递性
    D、等效状态与相容状态均具备传递性

13、利用隐含表化简下面状态表，隐含表正确的是（ ）。
    A、
    B、
    C、
    D、

14、利用隐含表化简下面状态表，隐含表正确的是（ ）。
    A、
    B、
    C、
    D、

第10周——触发器用起来：同步时序逻辑电路的设计_2

10.6 利用触发器设计同步时序逻辑电路_典型示例（2）随堂测验

1、实现同一功能的最简Mealy(米里)型电路比最简Moor(摩尔)型电路所需触发器数目一定更少。

10.7 利用触发器设计同步时序逻辑电路_典型示例（3）随堂测验

1、设计串行输入代码检测器时（如8421BDC码检测），需要对输入信号根据代码位长进行分组，位长越大，需要的状态数越多。

第10周测验

1、某移位寄存器型计数器的状态转换表如下所示。利用D触发器设计实现，下面给出的设计过程存在错误的是（ ）。
    A、驱动方程：
    B、需要4个D触发器
    C、驱动方程：
    D、电路可以自启动，状态转换图：

2、利用最少的JK触发器和与非门设计一个同步模7加法计数器，计数器的状态转换图如下图所示，下面给出的设计正确的是（ ）。
    A、驱动方程：
    B、驱动方程：
    C、驱动方程：
    D、驱动方程：

3、设计一个串行数据检测器，当串行输入数据X端连续输入三个0时，输出Y为1，否则输出Y为0。在任何情况下，若X输入1，电路回到初始状态。设初始状态为S0=00,输入一个0后变为状态S1=01,输入两个0后，变为状态S2=10，输入三个0后变为状态S3=11，输出Y为高电平。利用JK触发器设计一个同步摩尔型时序电路，下面给出的设计过程存在错误的是（ ）。
    A、驱动方程：
    B、摩尔型状态转换图：
    C、摩尔型状态转换图：
    D、驱动方程：
    E、输出方程：

4、某同步时序电路的状态图如下图所示，要求使用T触发器设计实现，假设电路的初始状态为Q3Q2Q1=100。下面给出的设计过程存在错误的是（ ）。
    A、状态转换真值表：
    B、状态转换真值表：
    C、驱动方程：
    D、需要3个T触发器
    E、驱动方程：

5、A, B是某同步时序逻辑电路的2个输入端， Z为输出。下面给出的是该电路的最简状态表，若状态分配为：S1——11，S2——10，S3——01。 现有某触发器(下降沿工作)， 该触发器有两个输入端L和M，功能如下表所示。现利用该触发器及最少的逻辑门设计实现上述同步时序电路,下面给出的设计结论正确的是（ ）。
    A、驱动方程及输出方程： L2 = A’ M2 = Y1+B’ L1 = B’ M1 = Y2’+ B’ Z = BY1’
    B、驱动方程及输出方程： L2 = BA’ M2 = Y1+B’ L1 = Y1B’ M1 = AB’ + BY2’ Z = BY1
    C、驱动方程及输出方程： L2 = B+A’ M2 = Y1+ Y2B’ L1 = Y1B’ M1 = AB’ + BY2’ Z = Y1B’
    D、驱动方程及输出方程： L2 =BA’ M2 = Y1+B L1 = B’ M1 = Y2’+ AB’ Z = A+BY1’

6、某同步时序电路状态图如下，初始状态为011，试用D触发器及最少的逻辑门设计实现。下面给出的设计结论正确的是（ ）。
    A、驱动方程及输出方程：
    B、驱动方程及输出方程：
    C、驱动方程及输出方程：
    D、驱动方程及输出方程：

7、某触发器(下降沿工作) 有两个输入端A和B，功能如下表所示。现利用该触发器及最少的逻辑门设计实现某同步时序电路，状态图如下，初始状态为011。下面给出的设计结论正确的是（ ）。
    A、驱动方程及输出方程：
    B、驱动方程及输出方程：
    C、驱动方程及输出方程：
    D、驱动方程及输出方程：

8、设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110 用D触发器及相应的逻辑门实现同步时序设计，为简单起见，化简后的状态编码分配按照自然顺序依次给定（例如，5个状态s0,s1,s2,s3,s4，则编码分别为000,001,010,011,100），下面给出的设计过程存在错误的是（ ）。
    A、输出方程及驱动方程：
    B、原始状态图：
    C、最简状态图：
    D、按照自然顺序依次给定状态编码： s0=00, s1=01, s2=10
    E、输出方程及驱动方程：

9、用D触发器设计一个8421码的同步模10加法计数器，当计数器值为奇数时，输出Z为1，否则Z为0。下面给出的设计过程错误的是（ ）。
    A、需要4个D触发器
    B、状态转换图：
    C、需要5个D触发器
    D、驱动方程及输出方程：
    E、驱动方程及输出方程：

10、指出下面移位寄存器电路的类型，并画出状态图（ ）。
    A、摩尔型时序逻辑，状态转换图为：
    B、摩尔型时序逻辑，状态转换图为：
    C、米里型时序逻辑，状态转换图为：
    D、米里型时序逻辑，状态转换图为：

11、某时序电路如下图所示，画出状态转换图，说明电路功能，并判断能否自启动，下面给出的分析过程正确的是（ ）。
    A、模6计数器，电路不能自启动，状态图如下：
    B、模6计数器，电路能自启动，状态图如下：
    C、模5计数器，电路能自启动，状态图如下：
    D、模5计数器，电路不能自启动，状态图如下：

12、某异步时序电路的最简状态如下图所示，其中X1和X2为两个输入端，Z为输出。若状态编码给定为：S1——11，S2——01，S3——10。试用上升沿触发的D触发器及相应的逻辑门设计该异步时序的最简电路。下面给出的设计过程正确的是（ ）。
    A、状态转换真值表：
    B、状态转换真值表：
    C、驱动方程及输出方程：
    D、驱动方程及输出方程
    E、驱动方程及输出方程：
    F、对时钟信号CP的确定，只要看触发器的次态是否为1即可，也就是如果触发器的次态为1，则需要CP信号，CP=1；否则，不需要时钟信号CP，CP=0。

13、用JK触发器及相应的逻辑门实现设计一个异步模6加法计数器电路，其计数规律为下图所示。异步计数器设计的原则是：每个触发器状态翻转的地方必须提供时钟脉冲，并且提供给每个触发器的时钟脉冲数量越少越好。下面给出的设计过程正确的是（ ）。
    A、时钟供给：Cp1由外接时钟源提供；CP3和CP2由Q1提供 状态转换真值表：
    B、时钟供给：Cp1由外接时钟源提供；CP3和CP2由Q1提供 状态转换真值表：
    C、时钟供给：Cp1和CP2由外接时钟源提供；CP3由Q1提供 状态转换真值表：
    D、时钟供给：Cp1和CP3由外接时钟源提供；CP2由Q1提供 状态转换真值表：

14、用JK触发器设计一个可控计数器， 当控制端X=1时，实现： 当控制端X=0时，实现： 下面给出的设计正确的是( )。
    A、可控计数器的全状态转换图：
    B、驱动方程：
    C、驱动方程：
    D、驱动方程：
    E、可控计数器的全状态转换图：
    F、可控计数器的全状态转换图：

15、用JK触发器设计一个米里型1011序列检测器，X为输入端，如下图所示： 若状态设定为： S0：初始状态及检测成功状态 S1：输入一个1后的状态 S2：输入10后的状态 S3：输入101后的状态，此时再输入1，电路输出Z=1。 下面给出的设计正确的是（ ）。
    A、状态图：
    B、状态图：
    C、状态图：
    D、状态表：
    E、状态表：
    F、状态表：

第11周——中规模芯片显身手：利用中规模芯片设计时序逻辑电路

第11周测验

1、如图所示时序电路，该电路的功能是（ ）。
    A、模7计数器
    B、模8计数器
    C、模6计数器
    D、模9计数器

2、如图所示时序电路，该电路的功能是（ ）。
    A、模10计数器
    B、模9计数器
    C、模8计数器
    D、模7计数器

3、某时序电路如下图所示，下面给出的对该电路的分析正确的是（ ）。
    A、A1和A0取不同的值，该电路能实现如下功能：
    B、电路功能是一个可变模值计数器。
    C、A1和A0取不同的值，该电路能实现如下功能：
    D、A1和A0取不同的值，该电路能实现如下功能：
    E、A1和A0取不同的值，该电路能实现如下功能：

4、由74LS90构成的时序电路如下，分析此电路是多少进制的计数器？（ ）
    A、模3计数器
    B、模4计数器
    C、模5计数器
    D、模2计数器

5、由74LS160构成的时序电路如下，分析此电路是多少进制的计数器，并画出状态转换图。（ ）
    A、模6计数器，状态转换图如下：
    B、模6计数器，状态转换图如下：
    C、模5计数器，状态转换图如下：
    D、模5计数器，状态转换图如下：

6、由74LS160构成的时序电路如下，分析此电路是多少进制的计数器，并画出状态转换图。（ ）
    A、模6计数器，状态转换图为：
    B、模7计数器，状态转换图为：
    C、模5计数器，状态转换图为：
    D、模5计数器，状态转换图为：

7、由74LS160构成的时序电路如下，分析此电路是多少进制的计数器（ ）。
    A、模365计数器
    B、模364计数器
    C、模360计数器
    D、模361计数器

8、下面给出的时序电路不能实现模7计数器的电路是（ ）。
    A、
    B、
    C、
    D、

9、由74LS194构成的时序电路如下，若初始状态寄存器输出端 ，分析输出端 状态转换情况。（ ）
    A、输出端 的状态转换情况：
    B、输出端 的状态转换情况：
    C、输出端 的状态转换情况：
    D、输出端 的状态转换情况：

10、由74LS194及8选1数据选择器74LS151构成的时序电路如下，若初始状态寄存器输出端 ，分析输出端 状态转换情况。（ ）
    A、输出端 的状态转换情况：
    B、输出端 的状态转换情况：
    C、输出端 的状态转换情况：
    D、输出端 的状态转换情况：

11、由74LS194构成的时序电路如下，若初始状态寄存器输出端 ，分析输出端 状态转换情况。（ ）
    A、输出端 状态转移情况:
    B、输出端 状态转移情况:
    C、输出端 状态转移情况:
    D、输出端 状态转移情况:

12、由寄存器芯片74LS194构成的电路如下图所示， 是数据并行输出端，初始值为0000。ABCD是数据并行输入端， 是右移串行输入端， MB和MA是方式控制端。下面给出的对该时序电路的分析存在错误的是（ ）。
    A、电路的状态转换图： F3F2F1F0
    B、电路的状态转换图： F3F2F1F0
    C、电路功能为4位扭环形计数器
    D、电路功能为模8计数器

13、分析下图所示计数器的模值（ ）。
    A、196
    B、195
    C、197
    D、256

14、由移位寄存器及四选一数据选择器构成的电路如下图所示， 是寄存器的数据并行输出端，初始值为0000。ABCD是数据并行输入端，SI是串行输入端， M和N是方式控制端,功能表如下图所示。下面给出的对该时序电路的分析正确的是（ ）。
    A、是摩尔型时序逻辑，状态转换图为：
    B、是摩尔型时序逻辑，状态转换图为：
    C、是米里型时序逻辑，状态转换图为：
    D、是米里型时序逻辑，状态转换图为：

15、某移位寄存器的功能如下面的表格所述，寄存器下降沿触发，电路连接如下图，下面给出的输入输出波形图正确的是（ ）。
    A、
    B、
    C、
    D、

第12周——我的芯片我做主：可编程逻辑器件

第12周测验

1、ROM主要由（ ）和（ ）两部分组成。
    A、地址译码器；存储矩阵
    B、地址译码器；触发器
    C、编码器；计数器
    D、地址译码器；计数器

2、某PROM有8根数据线，8位地址线，则其存储容量为（ ）。
    A、2Kbit
    B、16KB
    C、8B
    D、64KB

3、下图所示为14*4位ROM， 为地址输入， 为数据输出，下面给出的输出表达式完全正确的是（ ）。
    A、
    B、
    C、
    D、

4、需要多大容量的ROM可以实现4个五变量的逻辑函数？（ ）
    A、32字*4位
    B、4字*32位
    C、4字*5位
    D、5字*4位

5、逻辑函数如下图的ROM阵列所示，下面给出的输出函数表达式有错误的是（ ）。
    A、
    B、
    C、
    D、

6、利用ROM实现以下逻辑函数，下面所给设计正确的是（ ）。
    A、完成设计需要一个具有3根地址线，4位输出线的ROM。
    B、完成设计需要一个具有4根地址线，16位输出线的ROM。
    C、设计完成的ROM阵列图为：
    D、设计完成的ROM阵列图为：

7、利用ROM实现以下逻辑函数，下面所给设计存在错误的是（ ）。
    A、ROM中存放的真值表为：
    B、该ROM需要4根地址线，3位输出线。
    C、利用ROM设计组合逻辑，需要把函数表达式转换为最小项之和的形式。
    D、该ROM需要3根地址线，4位输出线。

8、利用PROM进行逻辑设计时，应将逻辑函数表达式表示成（ ）。
    A、标准“与-或”式
    B、标准“或-与”式
    C、最简“与-或”式
    D、最简“或-与”式

9、关于存储器扩展，下列说法错误的是（ ）。
    A、对存储器进行“位扩展”：扩展前后存储器的字数不变，只改变存储器的字长，可以对所有存储器芯片使用共同的片选信号。
    B、对存储器进行“字扩展”：扩展前后存储器每个存储单元中存储数据的位数不变，只改变存储器存储单元的数量（字数），需要使用片选信号区分各个存储器芯片。
    C、对存储器进行“字位同时扩展”：利用I*K位的存储器芯片，扩展为 M*N位容量的存储器（I<M,K<N），共需要(M*N)/(I*K)个存储器芯片。
    D、对存储器进行“字扩展”：扩展前后存储器每个存储单元中存储数据的位数不变，只改变存储器存储单元的数量（字数），各个存储器芯片可以共用片选信号，不需要加以区分。

10、若某存储器芯片的容量为128K*8位，则访问该芯片，需要（ ）位地址。
    A、17位
    B、7位
    C、10位
    D、12位

11、下列关于EPROM的叙述正确的是（ ）。
    A、编程后可用紫外线擦除
    B、编程后可用电信号擦除
    C、断电后里面存储的信息立即消失
    D、里面存储的信息只能改写一次

12、利用PLA实现以下函数： 下面给出的设计正确的是（ ）。
    A、
    B、
    C、
    D、

13、关于PROM、PLA 和 PAL，下列说法错误的是（ ）。
    A、PLA的与门阵列、或门阵列都是可编程的
    B、PAL的与门阵列是可编程的，或门阵列是固定的
    C、PROM的与门阵列是固定的，或门阵列是可编程的。
    D、PLA与PAL的与门阵列都是可编程的
    E、PLA与PROM的或门阵列是可编程的。
    F、PAL与PROM的或门阵列都是固定连接，不可编程的。
    G、PLA与PROM的与门阵列都是固定连接，不可编程的。

14、GAL的基本结构包括可编程的（ ）、不可编程的（ ）及可编程的（ ）。
    A、与阵；或阵；输出逻辑宏
    B、或阵；与阵；输出逻辑宏
    C、或阵；编码器；与阵；
    D、数据选择器；与阵；或阵；

15、对于PLA，PAL，PROM这三种可编程逻辑器件而言，下图所示的阵列最有可能是以上三者中的（ ）， 该阵列的输出F的表达式为（ ）。
    A、PLA； BC+AC
    B、PROM； BC+AC
    C、PAL； BC+A
    D、PAL； B+AC

16、有5种逻辑部件ROM、PROM, PLA 、PAL及GAL，其中（ ）的与阵是可编程的。
    A、PLA 、PAL及GAL
    B、PROM、PLA 及PAL
    C、ROM、PROM及PLA
    D、PROM、PLA 及GAL

17、有三种逻辑部件PROM, PLA 及 PAL，其中利用( )设计组合逻辑电路时，必须将待设计的逻辑函数表达式转换为最小项之和的形式。
    A、PROM
    B、PLA
    C、PAL
    D、PROM及PAL

18、在PAL、GAL、PROM及基于查找表技术的FPGA这四种器件中,输出可编程的器件是（ ）。
    A、GAL和 FPGA
    B、GAL和 PAL
    C、GAL和PROM
    D、FPGA和PAL

结课考试

数字逻辑设计结课考试

1、已知: F1(ABC)=∏M(0,4,5,6 ), F2(ABC)=∏M(0,4,7 ) 要求计算 F1+F2的最简与或式( )。
    A、F=B+C
    B、F=B'C+BC+BC'
    C、F=BC'+C
    D、B'C+B

2、输出端可直接相连，实现线与逻辑功能的是（ ）。
    A、集电极开路OC门
    B、三态门
    C、所有TTL与非门
    D、所有逻辑门

3、十进制数28，将它表示为余3码是（）
    A、01011011
    B、11100
    C、00110001
    D、01100011
    E、以上都不对

4、给定一组5421BCD码为 10011011，将其转换到二进制数是（）
    A、1000100
    B、1100110
    C、100011
    D、00111000
    E、以上都不对

5、给定一组6311BCD码为 01010011，将其转换到标准格雷码是（）
    A、111111
    B、101010
    C、01111010
    D、01000010
    E、以上都不对

6、化简表达式 (A+B)(C+B)(D'+B)(ACD'+E)，结果是( )。
    A、ACD’+BE
    B、A+DE
    C、A+BC+DE
    D、A+B+DE

7、写出图示电路的逻辑表达式( )。
    A、A⊕B
    B、A+B’
    C、A+B
    D、A'+B’

8、将表达式 Y=A’BC+AC+B’C 化为最小项之和的形式为（ ）。
    A、A’BC+AB’C+ABC+A’B’C
    B、ABC+B’
    C、ABC’+B
    D、ABC’+AB’C+A’BC

9、利用公式化简法将逻辑函数表达式 AC’+ABC+ACD’+CD，化简为最简与或式的结果是（ ）。
    A、A+CD
    B、A’
    C、AC’
    D、AC+D

10、判断下列哪些逻辑函数是等效的？( )。 X=AC+BD+AB'D' Y=AB+AB'D'+A'BC' Z=BD+AB'D'+ACD+ABC
    A、X和Z是等效的
    B、X和Y是等效的
    C、Y和Z是等效的
    D、X、Y和Z都是等效的
    E、这里不存在等效函数

11、将逻辑函数 F=[(a'+d'+b'c)(b+d+ac')]'+b'c'd'+a'c'd 化简为最简与或式（ ）。
    A、abd+c'd+b'd'
    B、abd+c'd+b'd'+b'c'
    C、abd+c'd+b'cd'+b'c'
    D、abcd+c'd+b'd'

12、利用卡诺图求逻辑函数 F(ABCD)=（A+C')(A+B)(A'+C)(B+D')(B+C')的最简或与式(和之积)为（ ）。
    A、F = B(A'+C)(A+C')
    B、F = B+A'C+AC'
    C、F = B'(A+C')(A'+C)
    D、F = B'+A'C+AC'

13、设计可以实现函数F(A, B, C, D) = Σm(5, 10, 11, 12, 13)的最简三级与非门电路。 下面给出的设计正确的是（ ）。
    A、
    B、变换表达式为下列形式即可： F(A, B, C, D) = [(ABC'+ BC'D + AB'C)']'
    C、变换表达式为下列形式即可： F(A, B, C, D) = [(ABC')' (BC'D)' (AB'C)']'
    D、变换表达式为下列形式即可： F(A, B, C, D) = ABC'+ BC'D + AB'C

14、下图所示电路的逻辑功能是( )。
    A、1位二进制全加器
    B、1位二进制除法器
    C、1位二进制全减器
    D、1位二进制乘法器

15、设计一个3变量排队电路，要求：三个输入信号A,B,C单独输入时，分别输出、、；当多个输入信号同时输入时，任一时刻只能输出优先级最高的一个信号，优先级顺序依次是A，B,C。下面电路设计过程中有错误的是（ ）。
    A、设计完成的逻辑图为：
    B、设计完成的逻辑图为：
    C、真值表为：
    D、真值表为：
    E、化简后的逻辑函数表达式为：

16、逻辑函数 F = (A + C)(A′+ D′)(B′+ C′+ D)，在输入变量为特定取值时，共有（ ）处相邻的卡诺圈会产生险象。
    A、共有4处，如下图
    B、共有3处，如下图
    C、共有2处，如下图
    D、共有3处，如下图

17、OC门（集电极开路门）在使用时须在（ ）和（ ）之间接一个电阻。
    A、输出端；电源
    B、输出端；地
    C、输出端；输入端
    D、输入端；电源

18、如图所示，当AB的值为（ ）时，当输入变量C发生变化时，可能产生错误的“0”。
    A、11
    B、00
    C、01
    D、10

19、对下图所示电路分析存在错误的是（ ）。
    A、该电路的功能为一位半加器
    B、L = A'B
    C、G = AB'
    D、Q = A'B'+AB
    E、该电路的功能为一位数码比较器

20、分析并计算指定的地址译码范围，下面给出的计算结果正确的是（ ）。
    A、整个地址译码器的全地址译码范围：280H-2BFH
    B、设备1的地址译码范围：2A0H-2A7H
    C、整个地址译码器的全地址译码范围：280H-2FFH
    D、设备1的地址译码范围：280H-28FH
    E、整个地址译码器的全地址译码范围：280H-28FH

21、设计一个监控交通信号灯工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯R,A,G组成。正常工作时，任何时候只有一盏灯亮，而其它状态时，电路发生故障，要求发出故障信号Z，以提示维护人员前去修理。下面给出的设计过程存在错误的是( )。
    A、真值表：
    B、真值表：
    C、逻辑函数表达式：
    D、利用与非门设计实现：
    E、利用3线-8线译码器芯片74138及基本逻辑门设计实现：

22、下图是由8选1数据选择器构成的电路，当 取值为01时，输出端Y的表达式为（ ）。
    A、Y = A⊕B
    B、Y = AB
    C、Y = A
    D、Y = B

23、某触发器(下降沿工作) 功能如下表所示， 该触发器有两个输入端L和M。在CP时钟脉冲作用下，要使触发器从0态转变为1态,则输入信号可以是（ ）。
    A、L=0, M=0
    B、L=0, M=1
    C、L=1, M=0
    D、L=1, M=1
    E、只要L=1即可
    F、只要M=1即可

24、将下图中的JK触发器转换为D触发器，则红色方框中应添加的逻辑门是（ ）。
    A、非门
    B、或门
    C、与门
    D、或非门

25、一个U-V触发器的工作特性如下： 如果 UV=00，触发器状态不变； 如果 UV=10，触发器的次态为0； 如果 UV=11，触发器状态翻转； 不允许出现 UV=01的输入组合； 若完成下表所示状态转换，试确定该触发器的状态激励输入，填写在表中，要求考虑各种可能的激励情况。并给出该触发器的次态方程（ ）。
    A、次态方程：Q+=U’Q+VQ’ 激励表:
    B、次态方程：Q+=V’Q+UQ’ 激励表:
    C、次态方程：Q+=U’Q+VQ’ 激励表:
    D、次态方程：Q+=V’Q+UQ’ 激励表:

26、下列几种说法中错误的是（ ）。
    A、对于下降沿触发的JK触发器而言，只有当时钟下降沿到来、且J=K=0时，触发器才能实现保持功能，否则，其它任何时候都无法做到。
    B、具有异步清零端的边沿触发器，只要清零信号有效，触发器就可以回零，不需要等待时钟边沿到来。
    C、对于同步清零方式的边沿触发器，即使清零信号有效，但是没有有效的时钟边沿，触发器也不能实现回零。
    D、边沿T触发器翻转功能的实现，必须等有效时钟边沿到来，且T=1。

27、电路如下图所示，设触发器的初态为“0”，边沿触发。 给定触发器的输入波形，下面给出的结论正确的是（ ）。
    A、输出端波形：
    B、输出端表达式：
    C、输出端波形：
    D、输出端表达式：

28、某时序逻辑电路如下图所示，假设触发器的初始状态均为0，边沿触发。下面给出的对该电路的分析正确的是（ ）。
    A、状态转换图：
    B、态转换图：
    C、状态转换表：
    D、状态转换表：

29、在下列逻辑部件中，不属于时序逻辑电路的是（ ）。
    A、数据选择器
    B、译码器
    C、计数器
    D、寄存器
    E、触发器
    F、节拍发生器

30、利用隐含表找出下面表中所有的等价状态（ ）。
    A、a ≡ c, b ≡ d, b ≡ e, d ≡ e
    B、a ≡ c, b ≡ d, a ≡ e, d ≡ e
    C、a ≡ d, b ≡ d, b ≡ e, d ≡ c
    D、a ≡ b, b ≡ d, b ≡ e, c ≡ e

31、利用隐含表化简下面的原始状态表（ ）。
    A、
    B、
    C、
    D、

32、给出下面状态转换表对应的状态转换图( )。
    A、
    B、
    C、
    D、

33、根据给出的状态表，隐含表填写正确的是（ ）。
    A、
    B、
    C、
    D、

34、某同步时序电路的状态图如下图所示，要求使用T触发器设计实现，假设电路的初始状态为Q3Q2Q1=100。下面给出的设计过程存在错误的是（ ）。
    A、状态转换真值表：
    B、状态转换真值表：
    C、驱动方程：
    D、需要3个T触发器
    E、驱动方程：

35、利用最少的JK触发器和与非门设计一个同步模7加法计数器，计数器的状态转换图如下图所示，下面给出的设计正确的是（ ）。
    A、驱动方程：
    B、驱动方程：
    C、驱动方程：
    D、驱动方程：

36、如图所示时序电路，该电路的功能是（ ）。
    A、模10计数器
    B、模9计数器
    C、模8计数器
    D、模7计数器

37、由74LS90构成的时序电路如下，分析此电路是多少进制的计数器？（ ）
    A、模3计数器
    B、模4计数器
    C、模5计数器
    D、模2计数器

38、由寄存器芯片74LS194构成的电路如下图所示， 是数据并行输出端，初始值为0000。ABCD是数据并行输入端， 是右移串行输入端， MB和MA是方式控制端。下面给出的对该时序电路的分析存在错误的是（ ）。
    A、电路的状态转换图： F3F2F1F0
    B、电路的状态转换图： F3F2F1F0
    C、电路功能为4位扭环形计数器
    D、电路功能为模8计数器

39、某PROM有8根数据线，8位地址线，则其存储容量为（ ）。
    A、2Kbit
    B、16KB
    C、8B
    D、64KB

40、下图所示为14*4位ROM， 为地址输入， 为数据输出，下面给出的输出表达式完全正确的是（ ）。
    A、
    B、
    C、
    D、

41、下列关于EPROM的叙述正确的是（ ）。
    A、编程后可用紫外线擦除
    B、编程后可用电信号擦除
    C、断电后里面存储的信息立即消失
    D、里面存储的信息只能改写一次

42、利用PLA实现以下函数： 下面给出的设计正确的是（ ）。
    A、
    B、
    C、
    D、