数字电路与逻辑设计 （曾志红 2019-2020-2）答案-中国大学慕课

第1章 数字逻辑概论

第1章 数字逻辑概论 测验题

1、将二进制数(101101.11)B转换成十进制数是
    A、45.3
    B、45.75
    C、46.75
    D、48.75

2、将二进制数(1010 0110 1100)B转换成十六进制数是
    A、A6B
    B、A6C
    C、A6D
    D、E3B

3、将二进制数(101.101)B转换成八进制数是
    A、5.5
    B、5.625
    C、5.25
    D、5.75

4、将十六进制数(36.D)H转换成十进制数是
    A、36.13
    B、54.13
    C、36.8125
    D、54.8125

5、十进制数–10的8位带符号二进制数的原码及补码表示分别是
    A、1111 0101，1111 0110
    B、1000 1010，1111 0110
    C、1000 1010，1111 0101
    D、1000 0101，1111 0110

6、带符号二进制补码0101 1001和1101 0011所表示的十进制数分别为
    A、89，–90
    B、39，–90
    C、89，–45
    D、39，–45

7、用8位二进制补码计算 12+21所得结果为
    A、0101 1111
    B、0001 0111
    C、0010 0001
    D、1010 1100

8、用8位二进制补码计算 –121–29时，所得结果 产生溢出，若出现溢出，解决办法是只有进行位扩展。
    A、不会
    B、会
    C、不确定
    D、可能不会

9、十进制数8的5421BCD码表示为 。
    A、1000
    B、1110
    C、1011
    D、1010

10、字符Y 的ASCII码的十六进制数表示为
    A、4D
    B、59
    C、4F
    D、79

11、将十六进制数(4E.C)H转换成二进制数是 。
    A、0100 1110. 0110
    B、0100 1110. 11
    C、1110 0100.11
    D、0100 1110. 0011

12、8位无符号二进制数(1111 1111)B所对应的十进制数是 。
    A、127
    B、256
    C、255
    D、-1

13、8位二进制补码(1111 1111)B所对应的十进制数真实值是 。
    A、127
    B、256
    C、255
    D、-1

14、8位无符号二进制数可以表示的最大十进制数为256。对吗？

15、对于一个带符号的二进制数，其最高位表示符号位，其余部分表示数值位，所以一个用补码表示的4位带符号二进制数 1001表示的是十进制数 –1。对吗？

16、二进制码1010转换成格雷码为1111。对吗？

17、二进制代码中8421BCD码、格雷码等都是有权码，而余3码、余3循环码等都是无权码。对吗？

18、当关注各信号之间的逻辑关系而不用考虑数字电路的翻转特性时，可将数字波形画成理想的波形。

19、

20、将十进制数转换为二进制数，整数部分和小数部分需要分开进行。整数部分的转换方法是连续除以2直到商为0，每一步的余数作为二进制数的一位数字，最先获得的余数是二进制数的最低位，最后获得的是其最高位； 小数部分的转换方法是连续乘以2直到满足误差要求，每一步取乘积的整数部分作为二进制数的一位数字，同样地，最先获得的整数部分是二进制数的最低位，最后获得的是其最高位。此说法对吗？

21、无符号二进制数1001和0011的差等于0110，对吗？

22、无符号二进制数1001和0101的乘积等于 (101101)B，对吗？

23、十进制数 –25的8位二进制补码表示为 (11100111)B，对吗？

24、8位二进制补码所表示的数值范围为–256 ~ +255，对吗？

25、格雷码10110转换为二进制码后是11011，对吗？

26、字符S的ASCII码值（1010011）在最高位设置奇校验位后，它的二进制表示为11010011，对吗？

27、将一个八进制数写成（803.64），对吗？

第2章 逻辑代数

第2章 逻辑代数 测验题

1、以下表达式中符合逻辑运算法则的是 。
    A、
    B、
    C、
    D、A+1=1

2、逻辑表达式A+BC = 。
    A、A+B
    B、A+C
    C、(A+B)( A+C)
    D、B+C

3、 的反函数是
    A、
    B、
    C、
    D、

4、函数 的对偶式为 。
    A、
    B、
    C、
    D、

5、函数L= AB+B+BCD= 。
    A、1
    B、B
    C、A+B
    D、0

6、最小项 的逻辑相邻项为 。
    A、ABCD
    B、
    C、
    D、

7、标准与或式是由 构成的逻辑表达式。
    A、与项相或
    B、最小项相或
    C、最大项相与
    D、或项相与

8、当 时，同一逻辑函数的两个最小项 ＝ 。
    A、0
    B、1
    C、
    D、

9、
    A、0
    B、1
    C、n
    D、

10、设 ， 为函数F 的两个最大项， = 。
    A、0
    B、
    C、
    D、1

11、四个逻辑相邻的最小项合并，可以消去_________个因子；
    A、1
    B、2
    C、3
    D、4

12、4变量逻辑函数的卡诺图中，有_________个方格与 对应的方格相邻
    A、1
    B、2
    C、3
    D、4

13、函数 , , 的卡诺图表示如下， 他们之间的逻辑关系是_________。
    A、
    B、
    C、
    D、

14、若逻辑函数 则F和G相与的结果为_________
    A、
    B、1
    C、AB
    D、0

15、若逻辑函数 则F和G相或的结果为_________。
    A、
    B、1
    C、AB
    D、0

16、
    A、
    B、
    C、
    D、

17、逻辑函数 的结果为 .
    A、A
    B、B
    C、
    D、

18、求一个逻辑函数L的对偶式 时，下列说法不正确的是 .
    A、把L中的“与”换成“或”，“或”换成“与”
    B、常数中的“1”换成“0”，“0”换成“1”
    C、保持原式中的运算顺序不变。
    D、原变量换成反变量，反变量换成原变量。

19、使逻辑函数 为1的最小项有 个。
    A、5
    B、6
    C、7
    D、8

20、如果规定只能使用非门和2输入与非门来实现L=AB+AC，则正确的逻辑图是 .
    A、
    B、
    C、
    D、

21、如果规定只能使用非门和2输入与非门来实现 ,则正确的逻辑图是 .
    A、
    B、
    C、
    D、

22、已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为 。
    A、
    B、
    C、
    D、

23、已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为 。
    A、
    B、
    C、
    D、

24、已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为 。
    A、
    B、
    C、
    D、

25、下列等式成立的是 。
    A、AB+AC+BC=AB+BC
    B、(A+B)(A+C)=A+BC
    C、A+AB=A
    D、

26、已知A + B = A+ C，则B = C。对吗？

27、已知AB =AC，则B = C。对吗？

28、n 个变量的最小项是包含全部n 个变量的乘积项，在乘积项中每个变量只能以原变量的形式出现一次.对吗？

29、用卡诺图化简一个逻辑函数，得到的最简与或式可能不是唯一的。对吗？

30、 。对吗？

第3章 组合逻辑电路

第3章 组合逻辑电路 测验题

1、电路如图所示，输出端L的表达式为 。
    A、
    B、L=ABC
    C、
    D、

2、由开关组成的逻辑电路如图所示，设开关A、B 分别有如图所示为0”和“1”两个状态，则电灯F 亮的逻辑式为 。
    A、
    B、
    C、
    D、

3、分析下图所示电路，输出函数F的表达式为 。
    A、
    B、F=A+B
    C、
    D、F=AB

4、下图中，A、B为某逻辑电路的输入波形，Y为输出波形，则该逻辑电路为 。
    A、或非门
    B、与非门
    C、与门
    D、同或门

5、已知二变量输入逻辑门的输入A、B和输出F的波形如图所示，则该逻辑电路为 。
    A、与非门
    B、异或门
    C、同或门
    D、无法判断

6、一个十六路数据选择器，其地址输入（选择控制端输入）端有_______个。
    A、16
    B、2
    C、4
    D、8

7、一个译码器若有100个译码输出端，则译码器地址输入端至少有_______个。
    A、100
    B、6
    C、7
    D、8

8、下列电路中，属于组合逻辑电路的是__________。
    A、计数器
    B、触发器
    C、寄存器
    D、译码器

9、用四选一数据选择器实现函数 ，应使 。
    A、
    B、
    C、
    D、

10、组合逻辑电路中的竞争冒险是由______引起的。
    A、门电路的延时
    B、触发器的延时
    C、最小项
    D、最大项

11、如图所示电路中，Y(A,B,C,D )的最小项表达式是（ ）
    A、Y=m(0,1,2,3,4)
    B、Y=m(1,2,3,4)
    C、Y=m(5,6,7)
    D、Y=m(3,5,6,7)

12、一位8421 BCD码译码器的数据输入线与译码输出线的组合是 。
    A、4:6
    B、1:10
    C、4:10
    D、2:4

13、设计一个对1000个符号进行二进制编码，则至少要 位二进制数码。
    A、3
    B、10
    C、11
    D、1000

14、设计一个裁判表决电路。裁判组由三个人组成：主裁判A、副裁判B和C。在判定一次比赛的结果时必须按照如下原则：只有当两个或两个以上裁判支持，并且其中有一个为主裁判时，比赛结果的裁决才有效。令A、B、C为1表示支持，为0表示反对。裁决Y为1表示有效，为0表示无效。下列表达式中能够实现该电路功能的是 。
    A、Y=ABC
    B、Y=A+B+C
    C、Y=A+BC
    D、Y=AB+AC

15、当七段显示译码器的七个输出端状态为abcdefg=0011111时（高电平有效），译码器输入状态（8421BCD码）应为____________。
    A、0011
    B、0110
    C、0101
    D、0100

16、下列表达式中不存在竞争冒险的有 。
    A、
    B、
    C、
    D、

17、函数 ，当变量的取值为 。将不出现冒险现象。
    A、B=C=1
    B、B=C=0
    C、A=1，C=0
    D、A=0，B=0

18、设计一个4输入的二进制码奇校验电路，需要 个异或门。
    A、2
    B、3
    C、4
    D、5

19、用3-8线译码器74HC138可以构成6-64线译码器，需要 片74HC138。
    A、7
    B、8
    C、9
    D、10

20、为了使74HC138正常工作，使能输入端 、 和 的电平应是 。
    A、110
    B、100
    C、111
    D、011

21、多路数据分配器可以直接由 来实现。
    A、编码器
    B、译码器
    C、多路数据选择器
    D、多位加法器

22、用两片4位比较器74HC85串联接成8位数值比较器时，低位片中的 、 、 所接的电平应为 。
    A、110
    B、100
    C、111
    D、001

23、如图所示电路中，Y 的最小项表达式是
    A、Y=m(0,1,2,3,4)
    B、Y=m(1,2,3,4,7,8,13,14)
    C、Y=m(1,2,4,5,6,7)
    D、Y=m(1,2,4,7,8,11,13,14)

24、逻辑函数L 的卡诺图如图所示，以下关于L 的最简与或表达式正确的是 .
    A、
    B、
    C、
    D、

25、逻辑函数L 的卡诺图如图所示，以下关于L 的最简与或表达式正确的是 .
    A、
    B、
    C、
    D、

26、逻辑函数L 的卡诺图如图所示，以下关于L 的最简或与表达式正确的是 .
    A、
    B、
    C、
    D、

27、逻辑函数L 的卡诺图如图所示，以下关于L 的最简与或表达式正确的是 .
    A、
    B、
    C、
    D、

28、下图是能够对两个一位二进制数的大小进行比较的电路，下述说法正确的是 .
    A、当A >B 时，L1=1，L2=0，L3=0.
    B、当A >B 时，L1=0，L2=0，L3=1.
    C、当A =B 时，L1=0，L2=1，L3=0.
    D、当A <B 时，L1=0，L2=0，L3=1.
    E、当A <B 时，L1=1，L2=0，L3=0.

29、实现两个一位二进制数相加的电路叫全加器。对吗？

30、实现两个一位二进制数和来自低位的进位相加的电路叫全加器。对吗？

31、组合逻辑电路通常由逻辑门和触发器组合而成。对吗？

32、普通编码器的2个或2个以上的输入同时为有效信号时，输出将出现错误编码。对吗？

33、当2个或2个以上的输入同时为有效信号时，优先编码器将只对优先级别高的输入进行编码。对吗？

34、串行进位加法器的缺点是运算速度慢，优点是电路结构简单。超前进位加法器的优点是运算速度快，缺点是电路结构复杂。对吗？

35、当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象，称为竞争。由竞争而可能产生输出干扰毛刺的现象称为冒险。对吗？

36、常用的消除组合逻辑电路中竞争冒险的方法有三种：发现并消除可能出现的互补变量运算、增加选通控制信号和使用滤波电路。对吗？

37、二进制译码器的作用是将输入的代码译成特定的信号输出。对吗？

第4章  锁存器和触发器

第4章  锁存器和触发器 测验题

1、如下图所示电路构成的锁存器，以下哪组R,S输入信号将导致相应信号撤销后，电路进入不确定状态
    A、0，0
    B、0，1
    C、1，0
    D、1，1

2、指出下图所示电路构成的锁存器为哪种类型的锁存器？
    A、RS锁存器
    B、门控RS锁存器
    C、逻辑门控D锁存器
    D、传输门控D锁存器

3、下图是D锁存器定时图，在 中，表示输入信号D建立时间的是 ，表示输入信号D保持时间的是 。
    A、
    B、
    C、
    D、

4、以下关于锁存器和触发器描述正确的是
    A、锁存器和触发器都是脉冲电平敏感器件
    B、锁存器和触发器都是脉冲边沿敏感器件
    C、锁存器是脉冲电平敏感器件，触发器是脉冲边沿敏感器件
    D、锁存器是脉冲边沿敏感器件，触发器是脉冲电平敏感器件

5、试指出下图所示电路对CP信号的敏感类型
    A、高电平
    B、低电平
    C、上升沿
    D、下降沿

6、已知某触发器的电路结构如下图所示，请指出该触发器属于以下哪种类型的触发器
    A、主从触发器
    B、维持阻塞触发器
    C、利用传输延迟的触发器
    D、SR触发器

7、下图是D触发器的定时图，表示输入信号D建立时间的是 ，表示输入信号D保持时间的是 。
    A、 、
    B、 、
    C、 、
    D、 、

8、如图所示维持阻塞D触发器电路图中，红色字体标注的反馈线中哪条线为置1维持线。
    A、A
    B、B
    C、C
    D、D

9、当输入端S和R为 ，由或非门构成的基本SR锁存器会出现不稳定状态。
    A、S=1，R=0
    B、S=0，R=1
    C、S=1，R=1
    D、S=0，R=0

10、当输入端S和R为 ，由或非门构成的基本SR锁存器保持原状态不变。
    A、S=1，R=0
    B、S=0，R=1
    C、S=1，R=1
    D、S=0，R=0

11、用或非门构成的基本SR锁存器，其特性方程中，约束条件为SR=0。这说明两个输入信号 。
    A、不能同时为0
    B、不能同时为1
    C、可以同时为1
    D、可以同时为0

12、当输入端 和 为 ，由与非门构成的基本SR锁存器会出现不稳定状态。
    A、 =1, =0
    B、 =0, =1
    C、 =1, =1
    D、 =0, =0

13、对于门控D锁存器来说，在 条件下，输出端Q总是等于输入的数据D
    A、使能脉冲之前
    B、使能脉冲期间
    C、使能脉冲之后的瞬间
    D、任何时候

14、触发器有 个稳定状态，它可以存储1位二进制码，存储8位二进制信息需要 个触发器
    A、1, 2
    B、2, 2
    C、2, 4
    D、2, 8

15、触发器被清零（复位）后，Q和 端的状态分别为 和 。
    A、0，0
    B、0，1
    C、1，0
    D、1，1

16、触发器的输出逻辑电平从1到0或从0到1的转换称为
    A、置位
    B、清零
    C、翻转
    D、保持

17、触发器CP 输入端的三角形符号指的是
    A、低电平有效输入
    B、高电平有效输入
    C、边沿触发
    D、电平触发

18、下降沿触发的边沿JK 触发器在CP 下降沿到来之前J=1、K=0，而CP下降沿到来之后变为J=0、K=1，则触发器的状态为
    A、0
    B、1
    C、状态不变
    D、状态不确定

19、假定锁存器的初始状态为0。对于下图所示的电路和输入波形，输出端Q 的波形图为 。
    A、
    B、
    C、
    D、

20、假设电路的初始状态为Q= 1，对于下图所示的电路和输入波形，输出端Q和 的波形图为 。
    A、
    B、
    C、
    D、

21、在下图中，假设触发器的初态均为0，则Q的波形图为 。
    A、
    B、
    C、
    D、

22、在下图中，假设触发器的初态为0，则Q的波形图为 。
    A、
    B、
    C、
    D、

23、用CMOS电路74HCT02或非门构成消除机械开关抖动影响的电路及开关S由位置A到B时波形如图所示，试确定Q端的波形为 。
    A、
    B、
    C、
    D、

24、在下图中，假设所有触发器的初态均为0，则在时钟脉冲CP的作用下，Q1、Q0的波形图为 。
    A、
    B、
    C、
    D、

25、下图是D 锁存器定时图，下列说法正确的是 。
    A、 表示输入数据信号D的建立时间。
    B、 表示输入数据信号D的保持时间。
    C、 表示使能信号E脉冲宽度的最小值。
    D、 表示输出信号对输入信号的响应延迟时间，即输出Q从低电平到高电平对信号D的延迟时间
    E、 表示输出信号对输入信号的响应延迟时间，即输出Q从高电平到低电平对信号E的延迟时间。

26、由D触发器构成JK触发器的电路是 .
    A、
    B、
    C、
    D、

27、在下图所示电路中，能完成T 触发器逻辑功能的电路有 .
    A、
    B、
    C、
    D、

28、在图示电路中，能完成 的逻辑功能的电路有 .
    A、
    B、
    C、
    D、

29、在图示电路中，能完成 的逻辑功能的电路有 .
    A、
    B、
    C、
    D、

30、JK触发器在JK输入信号的作用下可以工作在4个状态——置1，置0，保持和翻转。

31、JK触发器当JK都为1时，下一个状态维持与现态一致。

32、T触发器的下一状态与T输入信号保持一致。

33、SR触发器输入信号的约束条件为S+R=0。

34、触发器的状态通常指输出端 的状态。

35、由或非门构成的基本SR锁存器在S=1、R=0时，将使锁存器进入置位状态。

36、由与非门构成的基本SR锁存器在 =1、 =0时，将使锁存器进入置位状态。

37、下图所示D锁存器，只有当使能端E=1时，输入端D的值才会影响到Q的状态

38、JK触发器有使输出不确定的输入条件。

39、边沿JK触发器在输入J=K=1时，如果CP信号的频率为32 kHz，则Q端输出脉冲的频率为16 kHz。

40、对于有异步置位端的D 触发器，当异步置位信号无效时，在CP 信号的作用下，才能响应D 端的输入。

41、触发器的传输延迟时间说明了输出端Q对于CP有效跳变沿响应时所需的时间。

42、所有触发器的建立时间都不为零。

43、触发器的保持时间是指在有效电平转换之前，数据必须保持不变的时间间隔。

44、锁存器和触发器都属于双稳态电路，它们存在两个稳定状态，从而可存储、记忆1位二进制数据。对吗？

45、虽然传输门控D锁存器和逻辑门控 D锁存器的电路结构不同，但逻辑功能是完全相同的。对吗？

46、下图两个非门构成的电路就是一个最基本的的双稳态电路。在接通电源后，它可能随机地进入0状态或1状态，且能长期保持这一位二进制数据不变。但因为没有控制机构，所以无法在工作时改变和控制它的状态，从而不能作为存储电路使用。对吗？

47、触发器的电路结构与逻辑功能没有必然联系。同一种逻辑功能的触发器可以用不同的电路结构来实现；同一种电路结构的触发器可以实现不同的逻辑功能。对吗？

48、如果在时钟脉冲CP =1期间，由于干扰的原因，使触发器的数据输入信号经常有变化，此时不能选用TTL主从型结构的触发器，而应该选用边沿型或维持阻塞结构的触发器。对吗？

第5章  时序逻辑电路

第5章  时序逻辑电路 测验题

1、一个8421 BCD码计数器至少需要 个触发器。
    A、3
    B、4
    C、5
    D、10

2、五个D 触发器构成基本环形计数器，其有效循环状态数为 。
    A、5
    B、10
    C、25
    D、32

3、三个D 触发器构成模8的同步二进制加法计数器的初态为 ，经2016个时钟后，计数器状态为 。
    A、
    B、
    C、
    D、

4、有一同步时序电路，由三个上升沿触发的D 触发器构成，其控制输入 ， ， ，则该电路可产生循环长度为7 的序列，设起始状态 ，由 输出，则此序列为 。
    A、1110010
    B、1100101
    C、1001011
    D、1100010
    E、1100011
    F、1001001

5、如图所示，异步计数器进入稳定状态之后，计数器能出现的最大数为 。
    A、
    B、
    C、
    D、

6、某时序电路的状态转换图如图所示，若输入序列X = 110101（从最左边的位依次输入）时，设起始状态为 ，则输出序列为 。
    A、101101
    B、111101
    C、11101
    D、10110

7、某时序电路的状态图如图所示，该电路至少需要 个控制输入端。
    A、1
    B、2
    C、3
    D、4

8、已知一个序列101检测器，若该检测器的输入序列和输出序列如下： 输入A：0 1 0 1 0 1 1 0 1 0 输出Z：0 0 0 1 0 0 0 0 1 0 则以下两个状态图中， 是该检测器的状态图。（初始状态为 ）
    A、
    B、
    C、
    D、

9、用 n个触发器构成计数器，可得到的最大计数容量（即计数模）为 。
    A、n
    B、2n
    C、
    D、

10、如图所示的数字逻辑部件。其中各方框中均是用模N 的计数器作N 次分频器，则A处的频率是400 kHz，B处的频率是40 kHz，C处的频率是 。
    A、400 Hz
    B、400 kHz
    C、500 Hz
    D、40 kHz
    E、2500Hz
    F、25 kHz

11、一个四位二进制减法计数器的起始值为1001，经过100个时钟脉冲作用之后的值为 。
    A、1100
    B、0100
    C、1101
    D、0101

12、某时序电路的输入为X，输出为Z，状态按 排序，其状态转换真值表如下所示，则该电路的逻辑功能是 。
    A、模3可逆计数器
    B、模4加法计数器
    C、模4减法计数器
    D、模4可逆计数器

13、有一双向移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数 ，则需将该移位寄存器中的数左移 位。
    A、1
    B、3
    C、2
    D、4
    E、8

14、有 ， 两个状态，条件 可确定 和 不等价。
    A、输出相同
    B、输出不同
    C、状态相同
    D、状态不同

15、如图所示同步时序电路的初始状态为00，以下三个选项中分别是 、 和输出Z 对应于 的波形图，其中 不正确。
    A、
    B、
    C、
    D、

16、同步时序电路中触发器的数目为N，状态数为M，则两者的关系为 。
    A、
    B、
    C、
    D、

17、某同步时序电路的状态图如下图所示，用D 触发器设计时的最简激励方程组为 ,电路能否自启动 。
    A、
    B、
    C、
    D、

18、状态图如图所示，电路的输入为A，输出为Y，试用两个上升沿触发的JK 触发器设计该电路，要求电路使用的门电路最少。则各个触发器的激励方程及输出方程为 。
    A、
    B、
    C、
    D、

19、一个模6计数器，其状态转换关系如下图，用T触发器设计时的最简激励方程组为 ,电路能否自启动 。
    A、
    B、
    C、
    D、

20、时序电路如图所示，分析电路确定电路的有效循环状态数为 ，能否自启动 。
    A、6，能
    B、5，能
    C、6，不能
    D、5，不能

21、时序电路如图所示，分析电路确定电路的有效循环状态数为 ，能否自启动 。
    A、6，不能
    B、5，不能
    C、7，能
    D、6，能

22、状态图如图所示，电路的输入为A，输出为Y，试用下降沿触发的D触发器设计该电路，则各个触发器的激励方程及输出方程为 。
    A、
    B、
    C、
    D、

23、已知可以重叠检测101序列检测器的输入序列、输出序列如下，其状态图为 。 输入A： 0 1 0 1 0 1 1 0 1 输出Z： 0 0 0 1 0 1 0 0 1
    A、
    B、
    C、
    D、

24、已知不可以重叠检测101序列检测器的输入序列、输出序列如下，其状态图为 。 输入A： 0 1 0 1 0 1 1 0 1 0 输出Z： 0 0 0 1 0 0 0 0 1 0
    A、
    B、
    C、
    D、

25、用触发器实现下图所示输出波形， 每一个 和 的周期内，可以等分为 段时间间隔相等的状态，需要电路有 种状态来实现。
    A、3，3
    B、4,2
    C、4,4
    D、3,4

26、在某计数器的输出端观察到如图所示的波形，该计数器的模为 。
    A、5
    B、6
    C、7
    D、8

27、电路如图所示，假设初始状态 =000。由FF1和FF0构成的电路是 进制计数器。这个电路为 进制计数器。
    A、3，5
    B、3，6
    C、4，6
    D、4，8

28、某时序电路的状态图 如图所示，设电路的初始状态为00，当序列A=110010自左至右输入时，该电路输出Z的序列为 。
    A、011101
    B、101011
    C、101110
    D、101101

29、已知时序电路的状态表如下表所示。如果电路的初始状态为a，输入信号A依次是1 0 1 0 1 1 1，试确定电路经历的状态 ，及输出序列 。
    A、abababdc，0101110
    B、abababdc，0101010
    C、ababebdc，0101010
    D、abcbabdc，0111010

30、分析下图所示电路，判断启动信号过后，电路输出 的状态依次为 。
    A、
    B、
    C、
    D、

31、电路如图所示。输入 依次为 ，则电路构成模7计数器。
    A、0111
    B、1000
    C、1010
    D、1001

32、电路如图所示。输入 依次为 ，则电路构成模174计数器。
    A、01010110
    B、01010000
    C、01010010
    D、01010011

33、由三个触发器构成的移位寄存器状态转换图如图所示，现要设计一个模3的移位型计数器，状态分配可能是 。
    A、
    B、
    C、
    D、

34、电路如图所示，经CP 脉冲作用后，欲使 ，则A、B输入应为 。
    A、A = 0, B = 0
    B、A = 0, B = 1
    C、A = 1, B = 0
    D、A = 1, B = 1

35、图示电路 。
    A、是同步时序电路
    B、能产生0111序列
    C、可作模4计数器
    D、电路能自启动

36、任何一个同步时序逻辑电路的结构和功能可以用下面的函数表达式完整地描述 。
    A、输入方程
    B、输出方程
    C、特性方程
    D、时钟方程
    E、激励方程
    F、状态转换方程

37、下图所示电路是 。
    A、同步
    B、异步
    C、递增
    D、递减
    E、模10
    F、模16
    G、不能自启动
    H、能自启动

38、描述同步时序电路的方程组有激励方程组、转换方程组和输出方程组，而描述异步时序电路的方程组除了以上三类之外，还多了一类时钟信号方程组，不过异步时序电路的这三类方程组与同步时序电路的这三类方程组相同。这个说法正确吗？

39、用D 锁存器不能构成移位寄存器，这个说法正确吗？

40、同步计数器和异步计数器比较，同步计数器的显著优点是工作速度快。这个说法正确吗？

41、在图(a)所示电路中，CP脉冲的频率为2kHz，则输出端Q的频率为4kHz；图(b)所示电路中，CP脉冲的频率为4kHz，则输出端Q的频率为4kHz。对吗？

42、某电视机水平 – 垂直扫描发生器需要一个分频器将31500Hz的脉冲转换为60Hz的脉冲，构成此分频器至少需要9个触发器。对吗？

43、根据最简二进制状态表确定输出函数表达式时，与所选触发器的类型无关。

44、时序电路的根本特征是它任意时刻的输出不仅取决于当时的输入，而且还取决于电路原来的状态。因此，除了时钟CP 外，没有输入变量的电路不是时序电路。

45、已知状态表如下表所示，输入为 ，其状态图为 。

46、试分析下图所示同步时序电路，其正确的状态图是 。

47、试分析下图所示同步时序电路，其状态图是 。

48、试分析下图所示同步时序电路，其状态图是 。

49、已知一个序列1101检测器，若该检测器的输入序列和输出序列如下： 输入A：0 1 1 0 1 1 0 1 1 0 输出Y：0 0 0 0 1 0 0 1 0 0 则以下两个状态图中， 是该检测器的状态图。（初始状态为S0）

50、已知一个序列1101检测器，若该检测器的输入序列和输出序列如下： 输入A：0 1 1 0 1 1 0 1 1 0 输出Y：0 0 0 0 1 0 0 0 0 0 则以下两个状态图中， 是该检测器的状态图。（初始状态为 ）

第7章 逻辑门电路

第7章 逻辑门电路 测验题

1、CMOS电路如图(a)和(b)所示，输出高电平 低电平 则图(a)和(b)的输出为 。
    A、
    B、
    C、
    D、

2、CMOS门电路如图所示，则输出端F对A、B的正逻辑表达式为 。
    A、
    B、
    C、
    D、

3、图(a)所示CMOS电路，其逻辑功能可用以下 中的逻辑符号表示？
    A、
    B、
    C、
    D、

4、CMOS反相器的负载电容 ，功耗电容 ，电源电压 ，输入矩形波的频率为1 MHz，则反相器的动态功耗为 。
    A、1.3 W
    B、1.09 W
    C、1.09 mW
    D、1.3 mW

5、基本的BiCMOS反相器电路的输出采用了两个双极型BJT管构成 。
    A、互补式输出级
    B、推拉式输出级
    C、
    D、

6、已知74LS04的参数为： 74ALS04的参数为： 则用一个74LS04反相器 驱动两个74ALS04反相器和4个74LS04反相器吗？
    A、能
    B、不能
    C、
    D、

7、电路如下图所示，输出L与输入A、B和C 的逻辑表达式为 。
    A、
    B、
    C、
    D、

8、由OD异或门和OD与非门构成的电路如图所示，已知输出低电平 时的最大输出电流 ，输出高电平 时的漏电流 ,则上拉电阻的最小值 为 。
    A、0.15 kΩ
    B、1.2 kΩ
    C、60 kΩ
    D、930 kΩ

9、由OD异或门和OD与非门构成的电路如图所示，则输出与输入的逻辑关系式为 。
    A、
    B、
    C、
    D、

10、相比TTL器件，以下是一些关于CMOS逻辑门的说法，不正确的是 。
    A、CMOS器件的噪声容限较小
    B、CMOS器件的静态功耗较低
    C、CMOS逻辑门通常会接输入、输出保护电路
    D、普通CMOS逻辑门不能实现线与

11、下图所示电路实现的逻辑功能为 。
    A、与非门
    B、或非门
    C、与门
    D、或门

12、某逻辑门输入端A、B和输出端L的波形如图所示，则L与A、B之间的逻辑关系是 。
    A、与非
    B、或
    C、异或
    D、同或

13、CMOS门电路的特点：静态功耗 ；而动态功耗随着工作频率的提高而 ；输入电阻 ；抗干扰能力比TTL 。
    A、很大；增加；很大；低
    B、极低；增加；很大；高
    C、极低；减小；很大；高
    D、极低；增加；很大；低

14、74LVC系列CMOS与非门在+3.3V电源工作时，输入端在以下哪些接法下属于逻辑0（74LVC系列输出和输入低电平的标准电压值为 ）？
    A、输入端接地
    B、输入端接低于0.8V的电源
    C、输入端接同类与非门的输出低电平0.2V
    D、输入端到地之间接10kΩ的电阻

15、下列哪些CMOS门可以将输出端并接使用？
    A、普通的互补输出
    B、漏极开路（OD）输出
    C、三态（TS）输出
    D、与非门

16、下图各个CMOS电路中，V IL、V IH分别为输入低、高电平。指出输出高电平的电路有 。
    A、
    B、
    C、
    D、

17、指出下图所示电路中，能正常工作的有 。
    A、
    B、
    C、
    D、
    E、

18、门的输入端个数称为门的扇入数。门电路正常工作情况下，带同类门电路的最大数量称为门的扇出数。对吗？

19、类NMOS或非门的工作管是串联的，当输入全为高电平时，各管的导通电阻串联，使低电平输出电压升高，以致破坏正常逻辑功能；而类NMOS与非门的工作管是并联的，增加NMOS管的数目不会影响低电平输出电压的稳定，因而类NMOS电路多以与非门作为基本门电路。对吗？

20、噪声容限表示门电路的抗干扰能力。电路的噪声容限愈大，其抗干扰能力愈强。对吗？

21、传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长时间，其数值与电源电压VDD及负载电容的大小有关。

22、功耗是门电路重要参数之一。功耗有静态和动态之分。所谓静态功耗是指电路输出没有状态转换时的功耗。而电路在输出发生状态转换时的功耗称为动态功耗。对吗？

23、CMOS电路的动态功耗主要由两部分组成。一部分是电路输出状态转换瞬间MOS管的导通功耗。另一部分是因为CMOS管的负载通常是电容性的，当输出由高电平到低电平，或者由低电平到高电平转换时，会对电容进行充、放电，这个过程将增加电路的损耗。对吗？

24、CMOS电路的动态功耗正比于转换频率和电源电压的平方。当工作频率增加时，CMOS门的动态功耗会线性增加。当电源电压增加时，电路的功耗也会增加。

25、计算CMOS逻辑门的扇出数时，只使用静态的输入电流和输出电流计算。

26、MOS数字集成电路的发展经历了由PMOS、NMOS到CMOS的过程，其中PMOS电路问世最早。PMOS管是以空穴为导电载流子，而NMOS管以电子为导电载流子，由于空穴的迁移率比电子低，因此，NMOS电路的工作速比PMOS电路快，而且PMOS使用负电源，与TTL电路不匹配，所以PMOS集成电路被NMOS电路取代。后来发展的CMOS电路有静态功耗低、抗干扰能力强等诸多优点而成为主流器件。对吗？

27、在一个系统中，对于引脚封装相同的集成电路74LS00与74HC00可以互换使用。对吗？

28、集成逻辑门电路在使用时，一般不让多余的输入端悬空，以防引入干扰信号。对多余输入端的处理以不改变电路工作状态及稳定可靠为原则。对吗？

29、MOS型集成逻辑门有CMOS、NMOS、PMOS，双极型集成逻辑门主要有TTL和ECL，混合型集成逻辑门有BiCMOS。对吗？

30、按照制造门电路晶体管的不同，集成门电路分为MOS型、双极型和混合型。对吗？

第8章 半导体存储器

第8章 半导体存储器 测验题

1、ROM由存储阵列、地址译码器和 组成。
    A、输出控制电路
    B、只读存储器
    C、输入/输出控制电路
    D、触发器

2、一个存储矩阵有64行、64列，则存储阵列的存储容量为 个存储单元。
    A、1024
    B、2048
    C、4K
    D、4M

3、以下哪种ROM的擦除过程就是数据写入过程？
    A、PROM
    B、EPROM
    C、
    D、Flash Memory

4、利用ROM实现四位二进制码到四位格雷码的转换，则该ROM的数据线有4根，地址线有 根。
    A、2
    B、4
    C、8
    D、10

5、用ROM实现两个3位二进制数相乘的乘法器时，所需的容量为 。
    A、
    B、
    C、
    D、

6、利用ROM实现两个4位二进制数相乘的功能，则该ROM的地址线有 根。
    A、4
    B、8
    C、10
    D、16

7、利用ROM实现两个4位二进制数相乘的功能，则该ROM的数据线有 根。
    A、4
    B、8
    C、10
    D、16

8、同步SRAM的丛发读写操作模式指的是，根据外部给定的读写存储单元的首地址，在 作用下，SSRAM可以连续读写接下来的若干个地址单元。
    A、丛发使能信号
    B、内部地址计数器
    C、读/写控制信号
    D、时钟脉冲信号

9、将256×1位ROM扩展为1024×1位ROM，地址线为 根。
    A、8
    B、12
    C、10
    D、7

10、如下图所示的RAM芯片组成的存储器，存储器的总容量是 。
    A、32×4
    B、32×8
    C、64×4
    D、64×8

11、用PLA实现组合逻辑时应将函数 ；而用ROM实现组合逻辑时不对函数作任何化简。
    A、列出真值表
    B、写成最小项之和
    C、进行化简
    D、写成最大项之和

12、PROM实现的组合逻辑函数如下图所示，则当XYZ等于000、001、011和101时， ；当XYZ等于011、110、111和 时， 。
    A、000
    B、100
    C、010
    D、101

13、将256×1位ROM扩展为1024×8位ROM，共需 片256×1位ROM。
    A、32
    B、10
    C、16
    D、64

14、在下图所示的LED点阵列字符动态显示电路中，若人的视觉暂留时间为0.05s，在满足LED阵列图像稳定不闪烁的情况下，CP脉冲的最低工作频率为 。
    A、640Hz
    B、100Hz
    C、500Hz
    D、1 kHz

15、在下图所示的LED点阵列字符动态显示电路中，若将LED阵列改为16行×128列，则需要RAM的位数为 。
    A、4
    B、7
    C、16
    D、128

16、半导体存储器是数字系统的重要组成部分，它可分为ROM和RAM两大类，属于MOS工艺制成的超大规模集成电路。

17、同步RAM与异步RAM的主要差别在于前者的读写操作是在时钟脉冲节拍控制下完成的，同步RAM的读写速度低于异步RAM。

18、DRAM中存储的数据如果不进行周期性的刷新，其数据将会丢失；而SRAM中存储的数据无需刷新，只要电源不断电就可以永久保存。

19、一个16K×4的存储系统的起始地址为全0，其最高地址的十六进制地址码为3FFF H。

20、用ROM可以实现各种组合逻辑函数。在设计实现时，只需列出真值表，逻辑函数的输入作为存储内容，输出作为地址，将内容按地址写入ROM即可。